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Design compiler의 Read Script

read.tcl read_file -format verilog ChipLevel.v read_file -format verilog Adder16.v read_file -format verilog CascadeMod.v read_file -format verilog Adder8.v read_file -format verilog Counter.v read_file -format verilog Comparator.v read_file -format verilog Multiply8x8.v read_file -format verilog Multiply16x16.v read_file -format verilog MuxMod.v read_file -format verilog PathSegment.v #Design #compiler #Read #Script

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Design compiler의 Compile Scripts

run.tcl # Initial compile with estimated constraints source "${script_path}initial_compile.tcl" current_design ChipLevel if {[shell_is_in_xg_mode]==0}{ write -hier -o "${db_path}ChipLevel_init.db" } else { write -format ddc -hier -o "${ddc_path}ChipLevel_init.ddc"} # Characterize and write_script for all modules source "${script_path}characterize.tcl" # Recompile all modules using write_script constraints remove_design -all source "${script_path}recompile.tcl" current_design ChipLevel if {[shell

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Design compiler의 Basic Commands

필히 알아야할 기본 명령어들 설계 규칙 정의 명령 set_max_capacitance 지정된 포트 또는 디자인의 모든 네트에 연결된 네트의 최대 정전 용량을 설정합니다. set_max_fanout 출력 포트에 대한 예상 팬아웃 로드 값을 설정합니다. set_max_transition 지정된 포트 또는 디자인의 모든 네트에 연결된 네트에 대한 최대 전환 시간을 설정합니다. set_min_capacitance 지정된 포트 또는 설계의 모든 네트에 연결된 네트에 대한 최소 커패시턴스를 설정합니다. 설계 환경 정의 명령 set_drive 입력 또는 입력 포트의 드라이브 값을 설정합니다. set_drive 명령은 set_driving_cell 명령으로 대체됩니다. set_driving_cell 라이브러리 셀 또는 라이브러리 핀이 포트를 구동하도록 지정하여 입력 또는 입력 포트에 속성을 설정합니다. 이 명령은 지연 계산기가 외부 드라이버의 구동 기능을 정확하게 모델링할 수 있도록 라이브러리 핀

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Design compiler의 Verifying Functional Equivalence

Verifying Functional Equivalence 최적화 후에 동등성 검사 도구를 사용하여 gatelevel 넷리스트가 RTL과 기능적으로 동일한지 확인할 수 있습니다. 이 검증 단계는 합성 프로세스 또는 수동 설계 변경으로 인해 기능 오류가 발생하지 않았는지 확인합니다. 다음 항목에 설명된 대로 Synopsys Formality 또는 타사 Formality 검증 도구를 사용하여 Formality 동등성 검사를 수행할 수 있습니다. Setting Up SVF Generation Design Compiler 도구는 Formality 검증 도구에서 일치하는 동안 비교 지점의 정렬을 용이하게 하기 위해 설정 정보를 기록합니다. To record a setup information file • Formality , set_svf 명령 사용 • 다른 tool은 set_vsdc 명령을 사용합니다. set_svf 명령 실행을 중지하려면 set_svf -off 명령을 사용하거나 dc_sh

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[추천] 성내동 별미 아구찜 동태탕, 해물찜 맛집

[추천] 성내동 별미 아구찜 동태탕, 해물찜 맛집 천호역 강동역 사이에 맛있는 별미 아구찜을 소개합니다 별미아구찜동태탕 주소 : 서울 강동구 천호대로162길 11 시간 : 매일 11:00 ~22:00, 화요일 휴무 천호역 6번 출구에서 도보 6분, 강동역 4번 출구에서 도보 5분 해물찜 해물탕, 아구찜 아구탕, 동태탕 같이 찜요리나 탕요리가 땡기는날 성내동의 별미 아구찜 동태탕 집을 추천해요!! ㅋㅋ 여기는 천호역과 강동역 사이에 있고, 쭈구미 골목에서 조금 떨어진 곳에 있어서 동네 사람들만 아는 맛집이에요, 젊은 분들 보다 나이 있으신 분들이 술한잔 하면서 많이 드시는 찐맛집!! ㅋㅋㅋ 산책 하다 보면 항상 사람들이 줄서있는걸 볼 수 있어요 사람이 많은거 보이시죠? ㅋㅋ 앞에 대기하시는 분들을 위한 의자도 준비되어 있어요 맛집이라는게 증명!! ㅋㅋ 메뉴판에서 알수 있듯 여기는 해물을 이용한 탕과 찜 전문점이에요 가게 이름이 별미 아구찜과 동태탕 인거 보면 주력 메뉴가 아구와 동태인

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what is Floorplanning

Floor planning: Floorplanning은 모든 물리적 디자인의 예술입니다. 훌륭하고 완벽한 평면도는 더 높은 성능과 최적의 면적을 가진 ASIC 설계로 이어집니다. Floorplanning은은 I/O 패드 및 매크로의 배치와 전원 및 접지 구조를 다루기 때문에 까다로울 수 있습니다. 평면도에 들어가기 전에 입력이 평면도에 사용되는지 확인하기 위해 평면도가 제대로 준비되었는지 확인합니다. Inputs for floorplan: 1. Netlist (.v) 2. Technology file (techlef) 3. Timing Library files (.lib) 4. Physical library (.lef) 5. Synopsys design constraints (.sdc) 6. Tlu+ ASIC design After physical design 가져온 넷리스트와 해당 라이브러리 및 기술 파일을 사용하여 물리적 설계 데이터베이스 생성 후 단계는 다음과 같습니다. 1.

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PHYSICAL ONLY CELLS

PHYSICAL ONLY CELLS: 물리적 전용 cell : 이러한 셀은 디자인 넷리스트에 없고, 셀 이름이 현재 디자인에 없으면 물리적 전용 셀로 간주되어. 그들은 타이밍 경로 보고서에 나타나지 않습니다. 칩을 마무리하기 위해 만들어진 cell들 입니다 . Tap cells: >탭 셀은 웰 타이, 기판 타이 또는 둘 다 있는 특수한 비논리 셀입니다. >탭 셀은 디자인 룰 매뉴얼에 주어진 standard 셀 행과 두 탭 셀 사이의 거리에 일정한 간격으로 배치됩니다. >이러한 셀은 일반적으로 라이브러리의 대부분 또는 모든 standard 셀에 substrate 이나 well 탭이 포함되어 있지 않을 때 사용됩니다. >일반적으로 설계 규칙은 standard 셀의 모든 트랜지스터와 well 또는 substrate 탭 사이에 허용되는 최대 거리를 지정합니다. >global 배치 전에(바닥 계획 단계에서) 블록에 tap 셀을 삽입하여 2차원 배열 구조를 형성하여 이후에 배치되는 모든 sta

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[추천] 녹사평역의 맛집 여인숙, 스테이크와 파스타를 와인과 즐길수 있는 분위기 좋은곳!

[추천] 녹사평역의 맛집 여인숙, 스테이크와 파스타를 와인과 즐길수 있는 분위기 좋은곳! 숙소가 아니에요! 음식점입니다 ㅎㅎ 와인바, 스테이크와 파스타가 맛있는 곳이에요 검색 할때 녹사평 여인숙 또는 이태원 여인숙으로 검색해주세요 더글로리 단골 회식장소 여인숙 주소 : 서울 용산구 녹사평대로42길 19 시간 : 매일 18:00 - 02:00(연중무) 녹사평역 3번 출구에서377m, 도보로 6분 거리 전화 : 010-4194-4588 오늘은 기버터 스테이크가 맛있는 와인바를 다녀왔어요 ㅎㅎ 처음에 매장을 소개 받고, 네이버 지도에 여인숙 이라고 검색하니깐 진짜 여인숙만 나와서 당황했는데 지역 명을 같이 검색하니깐 나오더라고요 ㅎㅎㅎ 이태원 또는 녹사평을 같이 검색하세여 !! 최근에 더글로리 단골 회식 장소로도 알려졌더라고요 매장이 골목 안에 있어서 이 골목이 맞나? 하면서 들어 갔는데 가다 보니 여인숙 표지판이 보여서 잘 찾아 갔어요 (이제는 스마트 폰 없으면 어디 못가여..ㅋㅋ) 진

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[추천]라뷰 베이커리카페, 양평 남한강을 보면서 빵과 커피 어때요?

[추천]라뷰 베이커리카페, 양평 남한강을 보면서 빵과 커피 어때요? 남한강이 흐르는 야외 테라스에 앉아서 아메리카노 한잔 라뷰 베이커리카페 주소 : 경기 양평군 강하면 강남로 355 네비게이션에 '강남로 355'를 검색하시고 찾아가시면 되요. 주차장은 크니깐 걱정 안해도 되요 ㅎ 남한강변에 좋은 뷰 맛집이 있어서 다녀왔어요 ㅎㅎ 양평에 위치한 라뷰 베이커리 카페에요 빵이 맛있고, 노래 듣기 좋은 곳이라고 해서 왔는데 진짜 남한강에 붙어 있는 카페였어요 ㅎㅎ 카페가 건물이 두개가 있어요 규모가 생각 보다 큰 카페에요, 앞에 조각상들이 반겨 주네요 ㅋㅋㅋㅋ 날씨가 흐리지만 그래도 뷰가 좋은 곳에서 커피를 마시기 위해 왔지요 매장이 크죠? 이게 건물 두개중 하나의 공간이에요 ㅎㅎ 베이커리라는 이름 답게 매장 중앙에 빵 진열대가 크게 있고, 좌석이 많이 있네요, 또 의자가 종류가 다양해서 취향대로 편한데로 앉으시면 좋을것 같네요 오늘 제가 고른 빵과 커피 ㅎㅎ 아메리카노는 향이 너무 좋더라

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Design compiler의 Adaptive Retiming

Adaptive retiming을 사용하면 최적화 중에 레지스터와 래치를 이동하여 타이밍을 개선할 수 있습니다. -retime 옵션과 함께 compile_ultra 명령을 사용하면 와이어 로드 모드 및 지형 모드의 디자인 컴파일러가 자동으로 Adaptive retiming을 수행합니다. Adaptive retiming은 일반 디자인을 최적화하는 데 사용하기 위한 것이고, 그것은 optimize_registers 및 set_optimize_registers 명령과 함께 사용할 수 있는 pipelined-logic 리타이밍 엔진을 대체하지 않습니다. Comparing Adaptive Retiming With Pipelined-Logic Retiming Adaptive Retiming과 Pipelined-Logic Retiming 비교 Adaptive retiming은 WNS(Worst Negative Slack)를 개선하기 위해 레지스터와 래치를 이동합니다. 데이터 경로 설계의 경우 o

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what is physical design

physical design이란 netlist(.v 파일을) GDSII(layout) 형태로 변환한 cell들의 논리적 연결성을 physical 연결성으로 변환하는것을 말합니다. physical design 중에 모든 design component는 기하학적 표현으로 인스턴스화 됩니다. 모양과 크기가 고정된 모든 all macros, cells, gates, transistors, etc 는 공간적 위치에 할당되고, metal layer에 적절하게 연결합니다. physical design은 회로의 circuit performance, area, reliability, power, and manufacturing yield 에 바로 영향을 줍니다. Physical design means --->> netlist (.v ) converted into GDSII form(layout form) logical connectivity of cells converted into physical

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[추천] 건대 훠궈맛집 얼땅쟈, 사천식 돌솥 꼬챙이 훠궈전문점, 중국 맛을 느끼고 싶을때 내가 먹고싶은 꼬치집

[추천] 건대 훠궈맛집 얼땅쟈, 사천식 돌솥 꼬챙이 훠궈전문점, 중국 맛을 느끼고 싶을때 내가 먹고싶은 꼬치집 얼땅쟈 주소 : 서울 광진구 동일로18길 68 시간 : 11:00 ~ 24:00 2호선 7호선 건대입구역 6번 출구에서306m 중국 음식중에 훠궈가 땡길때 있지않아요? 훠궈를 한번이라도 먹어본 사람이라면 훠궈 특유의 중독성 때문에 종종 생각나게 되요 ㅎㅎ 건대에 놀러 가면 자양동 중국음식골목이 있어요 건대판 차이나 타운 이라고 생각해도 되요 ㅋㅋ 여기 안가보신분이라면 한번쯤 꼭 가보라고 추천합니다 이 골목은 입구 부터 중국의 향이 강하게 느껴지는 곳인데, 간판도 중국어로 된곳이 많아여 진짜로 중국인들이 많이 모여사는 곳이고, 중국분들이 운영하는 식당들이 많이요 오늘은 자양동에 있는 얼땅쟈 라는 훠궈 집을 뎅겨 왔습니다 ㅎㅎ 여기는 본관도 있고 별과도 있어요~ 오늘 저는 본관으로 !!! GoGo 저는 한자는 잘 모르지만, 저 한자가 얼땅쟈라는 뜻인가봐여 ㅋㅋㅋ 돌솥꼬챙이훠궈를

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[추천]서울 석촌호수 맛집 천하장사풍천장어, 장어구이 맛집

[추천]서울 석촌호수 맛집 천하장사풍천장어, 장어구이 맛집 기력이 떨어져 힘이 없고 면역력을 강화하고 원기회복이 필요할 때는 장어구이!! 잠실 방이동의 맛집 회식같은 단체 모임하기 좋은 장소 천하장사풍천장어 주소 : 서울 송파구 오금로 113 2층 시간 : 매일 11:00 ~22:00 라스트오더 21:00 전화 : 02-2214-6000 2호선 잠실역 10번출구 도보 8분 송파구청,방이맛골 지나서 방이삼거리 앞. 9호선 송파나루역 2번출구 직진으로 도보 6분 방이삼거리 앞. 횡성한우 건물 2층. 우측 천하장사 풍천장어는 석촌호수에 삼거리 바로 옆에 위치하고 있어요~ 입구는 명인갈비(횡성한우)와 같아요 2층으로 올라가시면 됩니다 ~ 석촌호수에서 산책하다 배고파져서 먹기에도 좋고, 맛있게 장어를 먹고 산책하면서 커피 한잔 하기 좋은 식당의 위치에요!! 석촌호수가 산책하기 좋은건 다 아시죠? ㅎㅎ 1층은 명인갈비 2층은 풍천장어 에요~ 2층으로 올라오면 이렇게 넗은 홀이 있어요 식당이 매

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inputs for physical design

Name of Inputs File format Given by Netlist .v (Verilog) synthesis team Synopsys Design Constraints (SDC) .sdc(written in TCL) synthesis team Timing library/logical library .lib(liberty file) vendors Physical library .lef(layout exchange format) vendors Technology file .techlef/.tf foundry TLU+(Table Look Up) .tlup foundry Description of all inputs Netlist : 넷리스트는 게이트 모음이며, 게이트 회로 구성 요소에는 논리 게이트, 조합 회로, 순차 회로 등이 있습니다 example of netlist: module and_gate(y,a,b); input a,b; output y; AND2 U1(.Y(y),

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밀도 카페, 앨리웨이 광교 내에 카우스 광장

밀도 카페, 앨리웨이 광교 내에 카우스 광장 야외에서 빵이랑 커피 마시기 좋은 카페 강아지들이 돌아 다니는 곳, 산책하다 커피 한잔 밀도 광교점 주소 : 경기 수원시 영통구 광교호수공원로 80 141,142,143호 시간 : 10:00 ~ 21:00 광교 호수공원 맞은편 앨리웨이 광교 내에 카우스 광장에 위치하고 있습니다. 저는 주말에 강아지들과 광교까지 산책을 자주 가요 ~ 밖에서 강아지들이랑 빵먹고 커피 한잔 하는걸 즐기는데 그 중에서 자주 가는 카페인 밀도 카페에요 카페가 광교 앨리웨이에 있어서 그 앞 광장에 야외 광장에서 즐기다 와요 ㅎㅎ 그날의 온도와 습도의 작은 차이까지 세심하게 고려해 맛있는 식빵을 구워냅니다. 라고 쓰여 있는데 ㅎㅎ 확실히 빵이 맛있어서 종종 찾아요 강아지들이랑 산책하다 먹는 빵과 커피는 생각보다 많이 맛있어여 !! 빵좋아하시는 분들이라면 한번 찾아가 보세요 ㅋㅋ 근데 사람이 항상 많아서;; 근데 바로 앞이 광교 호수 공원이라서 광교호수공원 벤치 가서

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What are the sanity checks before going to start physical design flow

물리적 설계 흐름을 시작하기 전에 온전성 검사는 무엇일까요? Sanity check : 라이브러리 팀과 합성 팀에서 받은 입력이 올바른지 여부를 확인합니다. 이러한 확인을 수행하지 않으면 설계 후반 단계에서 문제가 발생합니다. 기본적으로 다음 입력 파일을 확인하고 있으며 이러한 파일이 완전하고 오류가 없는지 확인합니다. 1. design/netlist checks 2. SDC checks 3. Library checks Design checks: 현재 디자인이 일관성이 있는지 확인 넷리스트의 품질을 확인하고 다음을 식별합니다. 1. Floating pins 2. Multidriven nets 3. Undriven input ports 4. Unloaded outputs 5. Unconstrained pins 6. Pin mismatch counts between an instance and its reference 7. Tristate buses with non-tristate dr

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[강추] 아차산로 59 카페, 고양이 카페로 강아지도 동반 가능한 한옥 카페, 서울 근교 구리의 추천합니다!! 데이트 코스 강추!

[강추] 아차산로 59 카페, 고양이 카페로 강아지도 동반 가능한 한옥 카페, 서울 근교 구리의 추천합니다!! 아차산 아래의 엄청난 카페를 발견 했어요 ㅎㅎ 이쁜 한옥에서 고양이들이 낮잠자고 놀고 있고, 맛있는 시그니처 커피를 즐길 수 있어요 !! 애견도 동반 가능한 애니멀 카페!!! 꼭 다녀오세요 커피 한잔하시고, 옆에 묘향만두 맛집과 고구려 대장간 마을로 데이트 강추 합니다 ! 아차산로 59 카페 주소 : 경기 구리시 아차산로 59 시간 : 10:00 ~ 22:00 매월 마지막주 월요일은 휴무 우미내검문소, 고구려 대장간마을 버스정류장을 이용 또는 자차로 이동 하셔야 해요 광나루 역에서 버스를 이용하시길 추천합니다 아차산 아래에 이쁜 카페가 없을까? 커피 한잔하고 산책도 즐길 만한 곳 없을까? 해서 인터넷 검색해서 찾은 대박 카페입니다 !! 대박 카페라고 해보는게 처음이네요 ㅎㅎ 아차산 아래에 경기도 구리에 위치해 있는 카페이고, 모향 만두 맛집에서 식사하시고 바로 옆에 위치한

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[맛집] 아차산 아래 묘향만두, 서울 근교 구리의 만두맛집 평양식 손만두

[맛집] 아차산 아래 묘향만두, 서울 근교 구리의 만두맛집 아차산 아래에 있는 묘향만두에서 맛있는 만두 요리를 먹고 아차산 산책 및 아차산로59 카페 어떠세요? 워커힐맛집 만두국 뚝배기 시원한 오이소박이국수 묘향만두 주소 : 경기 구리시 아차산로 63 묘향만두 시간 : 09:30~21:30 라스트 오더 : 21:00 찾아가는길 - 워커힐에서 구리방향 1km 지점 검문소 왼쪽에 위치. 아차산에서 산책하고 나서 맛집 없을까?? 찾다 보니 묘향 만두 라는 가게를 찾게되었어여 ㅋㅋ 여기 뭔데 리뷰가 많지? 해서 저도 다녀왔습니다 만두피가 도톰한 묘향산 평양식 손만두 전문점입니다. 손님으로 북적여 활기찬 느낌인데요. 양념 고기가 꽉 찬 주머니 모양의 손만두찜과 시원한 국물의 손만두국, 얼큰한 맛의 묘향뚝배기, 바삭하게 익힌 녹두전이 인기 메뉴 라고 쓰여 있어여 ㅋㅋ 길가에 위치해 있어요 길 가다 보면 유난히 차가 많아서, 앞에 발렛해주시는 아저씨들이 서있고 차가 유난히 많은 집이 딱 보이더라

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[추천]아차산 고구려 대장간마을 체험, 서울 근교 구리에서 산책 및 데이트 코스, 박물관 아이들 학습

[추천]아차산 고구려 대장간마을 체험, 서울 근교 구리에서 산책 및 데이트 코스 묘향만두에서 밥먹고, 아차산로 59 카페에서 커피한잔 후에 고구려 대장간마을에서 무료로 구경도 하고 산책하는거 어때요? 드라마 영화 촬영장 세트 박물관으로 아이들 체험학습 구리시 고구려대장간마을 장소 : 경기 구리시 우미내길 41 시간 : 평일 : 09:00 ~ 18:00 주말 : 09:00 ~ 19:00(공휴일 포함) 입장료 무료, 주차 가능 박물관으로서 아차산 고구려 유적전시관과 야외전시물로 구성되어 있으며, 드라마 촬영지로 유명하고, 온 가족이 함께할 수 있는 고구려 체험 학습장으로 운영되고 있어요 ~ https://www.guri.go.kr/gbv/index.do 구리시 고구려대장간마을 www.guri.go.kr 현장안내소 방문 (이용 시간 10:00~17:00) 정규해설(10시/13시/14시 30분/15시 30분(1일 4회 진행, 소요 시간 1시간) 단체(20인 이상)해설 및 아차산 고구려유적

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[추천]역삼 소이연남, 태국음식 쌀국수 소이뽀삐아 맛집, 국물이 진한 태국식 갈비 국수

[추천]역삼 소이연남, 태국음식 쌀국수 소이뽀삐아 맛집, 국물이 진한 태국식 갈비 국수 태국을 느낄수 있는 맛집 제가 개인적으로 먹어본 쌀국수 중에 가장 맛있어서 리뷰 올립니다! 소이연남 더샵스앳센터필드 주소 : 서울 강남구 테헤란로 231 지하2층 WB06호 시간 : 매일 11:00 - 21:00 15:00에 브레이크타임 역삼역 8출구에서 도보 8분 선릉역 5번 출구에서 도보 8분 역삼역 8번 출구에서411m 역삼 센터필드 지하의 식당가에는 항상 사람들이 바글바글한데 그중에서도 사람이 웨이팅이 가장 많은 식당 중 한곳인 소이연남이에요 여기는 사람이 많아도 회전률이 어마어마하게 빨라서 기다릴만한 식당입니다 !!! 저 11시 반에 도착했는데 벌써 사람들로 꽉차서 앞에 15명을 기다려야 해요 ...ㅋ 도착하시자 마자 빨리 테블릿에 대기를 거세요 ㅋㅋ 근데 현재 대기는 13팀인데, 예상대기시간이 15분으로 되어 있잖아요 이게 진짜 회전율이 빠르다는 증거입니다 ㅋㅋ 저 실제 기다린 시간은

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[추천] 역삼동 스시담다, 점심에 깔끔한 초밥 어때요?

[추천] 역삼동 스시담다, 점심에 깔끔한 초밥 어때요? 점심에는 깔끔한 초밥 + 우동 or 모밀 런치 셋트 저녁에는 혼술 사시미 부터 커플 사시미 까지 근처 초밥집 중에는 Best 인것 같아요 ㅋㅋ 스시담다 역삼 주소 : 서울 강남구 언주로 506 시간 : 11:00 ~ 24:00 23:50 라스트 오더 매주 토요일 일요일은 휴무 역삼역 8출구에서 도보 8분 선릉역 5번 출구에서 도보 8분 역삼 센터필드 근처에서 회사 생활을 하는 저에게,,, 만족스러운 스시집이 없었는데;; 드디어 찾아왔습니다 !!! 스시담다 라는 초밥집입니다 만족스럽지 않은 초밥집은 어디라고 말은 안하겠지만 ㅋㅋ 요기는 매우 만족 스럽게 먹고 리뷰를 위해 한번더 방문해서 사진 찍구 리뷰올려요 !! 감사합니다 요기에 가게를 열어 주셔서 ㅎㅎ 역삼 아르누보시티 건물 1층에 위치해 있어서 접근하기도 좋구 보통 요 근처 밥집은 골목길에 들어가야 있는데 여기는 큰길가에 한적하게 있어서 매우 좋았어요 최근에 생겨서 그런지 덜

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[맛집]잠실 인도카레 강가(Ganga), 인도 현지인들의 인도요리 전문점!! 잠실역 데이트 코스

[맛집]잠실 인도카레 강가(Ganga), 인도 현지인들의 인도요리 전문점!! 잠실역 데이트 코스 추천 인도요리 입문자들을 위한 인도요리 맛집 강가(Ganga) 주소 : 서울 송파구 올림픽로 300 롯데월드몰 6F 시간 : 10:30 ~ 22:00 Break time : 15:00 ~17:00 Last order : 21:00 잠실역에서 이색적인 음식이 땡기는날 인도 카레집 어떠신가요?? 인도 현지인들이 직접 요리하는 인도 현지 요리 전문점 입니다. 약간 한국 입맛을 겨냥 해서 요리 해서 한번도 인도 현지 음식을 안드셔 보셨다면 입문자 코스? ㅋㅋ 요렇게 도전해보시길 추천합니다. 음식 맛 자체도 너무 맛있어서 좋았어요!!! 오늘은 인도요리!! 롯데 월드몰 6층을 돌아 다니시면 요렇코롬~ Ganga 라고 인도풍의 음식점이 보여요 !! 에비뉴엘과 월드몰 통로 바로 옆에 있어요 ㅎㅎ 잘 찾아 가실 수 있으시죠 ? ㅋㅋ 메장 내부의 모습이에요 ㅎㅎ 저희가 많이 일찍 왔더니 식사시간이 안되서

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[대학로연극] 너의 목소리가 들려,대학로 연극 1위, 데이트코스로 코미디극, 관객과의 소통으로 배아프게 웃었어요

[대학로연극] 너의 목소리가들려, 데이트코스로 코미디극, 관객과의 소통으로 배아프게 웃었어요 시작부터 끝까지 몰입해서 재밌게 봤습니다! 너무 즐겁고 재밌는 시간이였습니다!! 지금 대학로 연극 1위! 90분 순삭~ 너의 목소리가 들려 연극, 코미디극 주소 : 서울특별시 종로구 동숭길 39, 봄날아트홀 2관 시간 : 월 ~ 목 15:00 금 14:00, 16:00 토, 일 13:00, 15:00 혜와역 2번출구 도보 5분 데이트 코스 고민하는 커플들~ 코로나가 잠잠해지니깐, 대학로에 연극 보러 가시는거 어때요?? 대학로 1위 연극이라는 타이틀 가지고 있는 너의 목소리가 들려 를 보고 았어요 ~ 진짜 90분 동안 계속 웃다가 왔어요 !! ㅋㅋ 초능력 추리 스릴러 코미디연극 <너의 목소리가 들려> 빵빵 터지는 웃음과 숨 막히는 범죄 스릴러의 조합!!! 재개발 지역 방화사건의 진범은 과연 누구일까 할인 많이해서 저는 평일 특가로 13,000원에 보고 왔어요 ㅋㅋ 선착순 20 명이라고 되어있지

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[추천]을지로 라칸티나 La Cantina, 한국에 처음으로 생긴 이탈리아 레스토랑

[추천]을지로 라칸티나 La Cantina, 한국에 처음으로 생긴 이탈리아 레스토랑 고급 스러운 느낌의 레스토랑으로 소개팅이나 특별한 날에 함께하기 좋은 식당이였어 삼성 이병철 회장이 사랑했던 식당이라고도 알려져 있으며 다양한 양식 메뉴를 가지고 있어요, 가격은 쪼금 있으니 참고하세요 ~~ 라칸티나 La Cantina 주소 : 서울 중구 을지로 19 삼성빌딩 시간 : 11:30 ~ 22:00 Breaktime : 15:00 ~ 17:00 Last order : 14:00, 21:00 일요일, 공휴일 점심 휴무 을지로 입구역 롯데호텔정문 맞은편 삼성화재빌딩(본관)에서 시청쪽으로 150m가다가 삼성화재(별관)지하 1층에 위치. 혀영만의 백반기행 94회 2TV 생생 정보통 717회 생방송 오늘저녁 435회 찾아라 맛있는 TV 710회 을지로입구역 1-1 번 출구 바로 앞쪽에 위치한 라칸티나 레스토랑은 우리나라의 처음으로 생긴 이탈리아 레스토랑이에요 ~ 오래된 레스토랑인 만큼 그 분위기가

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맥도날드 서울둔촌DT 드라이브 스루 이용하기, drive-through

맥도날드 서울둔촌DT 드라이브 스루 이용하기, drive-through 드라이브 스루로 맥도날드 햄버거 먹기! 존맛 햄버거 빅맥, 맥크리스피 디럭스 버거 맥도날드 서울둔촌DT점 주소 : 서울 강동구 양재대로 1382 시간 : 24시간 영업, 연중무 둔촌역 1번 출구에서 도보 2분 햄버거가 땡기는 저녁인데 최근에 저희 동네에 맥도날드가 없어지면서... 맥딜리버리가 안되는 지역이 되어 버렷어요 ㅜㅜ 원래는 도보 5분거리에 맥도날드가 있었는데 ㅠㅠ 그래도 맥도날드를 먹어야 겠으니, 직접 차를 끌고 갔습니다 ㅋㅋ 서울둔촌DT점에는 이름에도 DT(drive-through )가 있듯이 드라이브 스루가 되는 지점입니다 ㅋㅋ 드라이브 스루는 차를 타고 들어가서 차에서 주문하고 차에서 햄버거를 받는거에요!! 모르시는분은 없겠죠? ㅋㅋ 스타벅스 DT 점도 있으니깐 ㅎㅎ 매장앞에 가면 요렇게 화살표로 Drive thru 라고 잘 표시가 되어있어요 길이 폭이 큰건 아니니 조심조심 ㅋㅋ 매장에 아무 차도

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[추천] 차알 역삼 센터필드점, 동서양을 아우르는 캐쥬얼한 퓨전 중식당 AMERICAN CHINESES RESTAURANT 역삼 찐맛집

[추천] 차알 역삼 센터필드점, 동서양을 아우르는 캐쥬얼한 퓨전 중식당 미국식 중식당, 미국인들이 먹는 중국음식으로 처음 느껴보는 음식을 맛볼 수 있어요!!! AMERICAN CHINESES RESTAURANT 역삼 선릉 찐맛집 이색맛집 차알 역삼 센터필드점 중식당 주소 : 서울 강남구 테헤란로 231 센터필드 EAST 지하 2층 시간 : 11:00 ~ 22:00 (break time 15:00~17:00) 라스트 오더 21:00 역삼역 8출구에서 도보 8분 선릉역 5번 출구에서 도보 8분 역삼 센터필드 지하의 식당가에는 항상 사람들이 바글바글한데 그중에서도 사람이 웨이팅이 가장 많은 식당은 차알인것 같아요 차알 먼저 들려서 자리가 없으면 다른 식당들을 간다 라고 이해하면 좋을것 같네요 ㅋㅋ 11시 20분에 도착했는데 벌써 사람들이 앉아 있는게 보이시죠?? ㅋㅋ 점심시간전에 빨리 가서 자리 잡기 위해 일찍 나왔는데 저보다 빠른 사람들... 그만큼 맛집이다 라는 증거에요 ㅋㅋ 아직 이

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[추천] 육연해 by 육회먹은연어 합정 맛집, 육해 연어 해산물 조합과 참치 대광어 다양한 메뉴!

[추천] 육회먹은연어 합정 맛집, 육해 연어 해산물 조합과 참치 대광어 다양한 메뉴! 합정역 상수역 인근에 위치에 있으며 홍대 상권에 홍대솔내길 상수동 카페거리 에서도 데이트하다 찾기 좋은 맛집입니다 육연해 by 육회먹은연어 주소 : 서울 마포구 양화로6길 102 시간 : 16:00 ~ 02:00 상수역 1번출구에서 도보 4분 합정역 6번 출구에서 도보 8분 홍익대학교 정문에서 도보 9분 홍대 상권에 홍대솔내길 상수동 카페거리 그 사이에 있는 맛집이 다녀왔습니다 !! ㅋㅋㅋ 육회와 연어 맛집이고 다른 해산물 메뉴들도 있다고 했는데 특이 육회가 한우는 1등급 이상이라고 되어 있어서 기대를 많이 하고 갔어요 육연회 by 육회먹은 연어라는 상표는 육회먹은 연어라는 가게의 업그레이드 버전으로 육연회가 된것 같았어요 ㅋㅋ 육회 + 연어 + 해산물 조합으로된 메뉴들이 많았고 해산물은 참치 대방어 등이 있었어요 !! 매장입구에요 처음 가는 집은 무엇을 파는지 잘 모르고 갈때가 많은데 그리고 핫플

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[추천] 시바카야 라카세, 시바견이 있는 이자카야, 애견 동반가능, 일본인이 운영

[추천] 시바카야 라카세, 시바견이 있는 이자카야!!! 얌전한 시바견이 상주하는 일본인이 운영하는 이자카야!! 합정역 상수역 인근에 위치에 있으며 홍대 상권에 홍대솔내길 상수동 카페거리 에서도 데이트하다 찾기 좋은 맛집입니다 애견인이라면 애견 동반도 가능합니다. 시바카야 라카세 주소 : 서울 마포구 독막로9길 3 1층 좌측 시간 : 18:00 ~ 20:00 last oder : 01:15 상수역 1번출구에서 도보 4분 합정역 6번 출구에서 도보 8분 홍익대학교 정문에서 도보 9분 홍대 상권에 홍대솔내길 상수동 카페거리 그 사이에 있는 이색 이자카야 맛집에 다녀왔습니다 !! ㅋㅋㅋ 얌전한 시바견이 반겨주는 일본인 께서 운영하시는 이자카야에요 ㅎㅎ 어디에선가 저녁으로 1차를 하고 간단하게 2차를 즐기고 싶을때 매우 강추강추!! ㅋㅋ 강아지를 좋아하는 애견인들 !! Dog person들 여기!! 여기 시바견이 너무 귀여워요 ㅋㅋㅋㅋ 시바견에 진심인 사장님을 느낄수 있었습니다 ㅎㅎ 저의 사

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올림픽 수영장 리뷰, 올림픽 공원 수영 강습 자유수영 가자!!

올림픽 수영장 리뷰, 올림픽 공원 수영 강습 자유수영 가자!! 올림픽 수영장 입장 방법, 수강신청 방법 주말에 자유수영 가자! 올림픽수영장 주소 : 서울 송파구 올림픽로 424 올림픽공원역 4번출구에서 도보 12분 한성백재역 2번 출구에서 도보 25분 몽촌도성역 1번 출구에서 도보 30분 운동으로 수영장을 찾는 사람들 여기 !!! 추천합니다 ㅎㅎㅎ 송파구와 강동구 주민이라면 한번쯤 찾아보셨을꺼 같아요 역에서 조금 걸어가야 하지만 수영하는 재미 때문에 가게 만들어요 수영장 건물 외관입니다 ㅎㅎㅎ 엄청 큰게 멋잇어여 !! 토요일 오전에 자유 수영하러 간건데 와 사람 진짜 많이 있었어요 저는 평일에는 잠실종합운동장 수영장을 가고 주말에는 종종 올림픽 수영장으로 자유수영을 하러와요 올림픽 수영장이 집에서는 더 가깝고, 더 크고 깨끗한데 저의 출퇴근 길에 잠실종합운동장이 있어서 아침에 다니기 좋아요 ㅎㅎ운동은 일단 가기 편해야 가게 되잖아여 수영장 건물이 커서 입구가 많은데 1-1, 1-2,

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C언어, CRC 코드 생성 및 테스트

C, C++ 로 CRC 적용 함수를 만들고 데이터의 에터를 체크하는 함수 코드를 공유합니다 ~ #include <stdio.h> #include <stdlib.h> #include <string.h> #include <time.h> void crc_make(char *data, int data_size); //crc 적용 함수 void err_check(char *data, int data_size); //crc 적용 데이터의 에러 체크 함수 int count=0; void main() { int data_size; char *data, *data_tmp; int error, errnum, errp[100]; int erri, errj; int m, n; int non_err; data=(char *)malloc(sizeof(char)*100); data_tmp=(char *)malloc(sizeof(char)*100); printf("**************************

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C 언어 BMP 파일 읽어오기 및 저장

C, C++ 언어로 BMP 파일 읽어오기 및 저장하기 Header 파일 #include <iostream> #include <stdio.h> #include <math.h> //#include "itsoc.h" /* BMP header(file header + BMP information) size */ #define HEADER_SIZE 54 /* Each rows in the BMP data is padded to 4 byte boundary. */ #define ROW_PADDING 4 /* Assumption: the BMP file is in 24 bpp, uncompressed format. */ #define BYTES_PER_PIXEL 3 /* Helper macros to read values in LSB first order. p must not have side * effects. */ #define lsb16(p) (((int16_t)(p)[0] & 0xff)

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C언어 C++로 BMP 형식으로 읽기 및 저장 ver2

C언어 C++로 BMP 형식으로 읽기 및 저장 BMP파일의 이미지를 읽어오고 BMP형식으로 저장하기 header 파일 #include <iostream> #include <stdio.h> #include <math.h> //#include "itsoc.h" /* BMP header(file header + BMP information) size */ #define HEADER_SIZE 54 /* Each rows in the BMP data is padded to 4 byte boundary. */ #define ROW_PADDING 4 /* Assumption: the BMP file is in 24 bpp, uncompressed format. */ #define BYTES_PER_PIXEL 3 /* Helper macros to read values in LSB first order. p must not have side * effects. */ #define lsb16(p)

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C언어 PSNR과 MSE 코드 공유

최대 신호 대 잡음비 (Peak Signal-to-noise ratio, PSNR ) 와 평균제곱오차(MSE)의 코드를 공유합니다 ~ //========= PSNR 값을 구하기 위한 함수 ==============// double PSNR(unsigned char ** sig, unsigned char ** recon, int height, int width) { int i,j; double PSNR; // Peak Signal to Noise Ratio PSNR = 10 * log10( (height*width) / COM_MSE ( sig, recon,height,width) ); printf(" PSNR = %f \n\n",PSNR); return PSNR; } //======== PSNR을 위한 MSE 값 =============// double COM_MSE(unsigned char ** sig, unsigned char ** recon,int height, int widt

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[맛집]천호역 성내동 누룽지통닭구이 존맛 누룽지 치즈콘 양념닭 치즈파닭

[맛집]천호역 성내동 누룽지통닭구이 존맛 누룽지 치즈콘 양념닭 치즈파닭 성내동 주꾸미 골목 근처에 엄청난 통닭 맛집이 있습니다 기름이 쪽 빠져서 맛있는 양념을 곁들어 먹으면 진짜.. 행복을 느낄수 있어여! 천호누룽지통닭구이 성내점 주소 : 서울 강동구 천호옛14길 35 1층 시간 : 17:30 ~ 23:00 (매주 월요일 휴무) 2TV생생정보 696회, 18.11.22.2018년 11월 22일 누룽지통닭 여러분 맨날 똑같은 치킨 먹다보면 가끔 다른 치킨이 생각 날때가 있죠? ㅋㅋ 특별한 치킨을 먹고 싶다면, 오늘은 치킨 아닌 통닭! 그것도 누룽지 통닭 어떠신가요? ㅋㅋ 천호역의 로데오 거리 반대편에 쭈꾸미 골목근처에 위치한 천호 누룽지 통닭구이를 소개해 드립니다 !!! 쭈꾸미 골목 쭈꾸미 골목이에요 이쁘게 꾸미기 위해 엄청 노력한게 보이죠? ㅋㅋ 쭈꾸미 골목은 위에 쭈꾸미가 달려 있고, 쭈꾸미 골목 옆에 맛집 거리는 위에 별이 달려 있습니다 성내동이 사람들을 모으기 위한 노력이 보이

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[맛집]천호역 로니로티 lonnie lottie 파스타 스테이크 필라프 피자 존맛 맛집 데이트 코스

[맛집]천호역 로니로티 lonnie lottie 파스타 스테이크 필라프 피자 존맛 맛집 데이트 코스 데이트 코스로 가성비도 좋고 맛도 좋음 로니로티 천호점 주소 : 서울 강동구 천호대로 1027 동원천호빌딩 2층 시간 : 11:30 ~22:30 (Break time : 15:30 ~ 16:20) 천호역 5번출구 이마트 방향으로 100m거리 KT 휴대폰, 올리브영 건물 2층입니다. 주차 : 건물주차 이용시 1시반 30분 무료주차 또는 천호지하공영주차장 이용시 1시간 지 파스타 피자 스테이크 종류가 땡기실때!!!! 로니로티를 추천합니다 메뉴도 다양하고, 맛있고 가격도 저렴해서 자주 가는 맛집이에요 주문할때 원플레이트(2인) 방식에서 다양한 메뉴를 즐길수 있게 기존 메뉴의 절반 양인 하프 메뉴(1인 ~1.5인)가 있어서 다양한 메뉴를 저렴한 가격에 즐길 수 있는 이탈리안 레스토랑 입니다. 천호역 5번출구에서 5분 정도만 걸어가면 로니로티 매장이 뚜뚠~ 영어로 LONNIE LOTTIE로 적

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Design compiler의 멀티플렉서 매핑 및 최적화(Multiplexer Mapping and Optimization)

HDL 코드의최적화 Multiplexer를 나타내는 조합 논리를 단일 멀티플렉서(MUX) 또는 대상 논리 라이브러리의 멀티플렉서 셀 트리에 직접 매핑할 수 있습니다. Multiplexer(멀티플렉서)는 일반적으로 if 및 case 문으로 모델링됩니다. 이 로직을 구현하기 위해 HDL 컴파일러는 SELECT_OP 셀을 사용하며, 디자인 컴파일러는 이를 로직 라이브러리의 조합 로직 또는 멀티플렉서에 매핑 해야 합니다. Design Compiler가 다중화 논리를 논리 라이브러리의 멀티플렉서 또는 멀티플렉서 트리에 우선적으로 매핑하도록 하려면 MUX_OP 셀을 참조해야 합니다 . MUX_OP 셀은 디자인 컴파일러가 HDL의 case 문 블록에 대한 멀티플렉서 트리 구조를 구축하기를 원할 때 추론되어야 하는데 MUX는 라이브러리에서 효율적으로(속도 및 영역에서) 구현될 수 있습니다. 이러한 형태의 구조는 랜덤 로직으로 구현하는 것에 비해 회로 성능의 이점과 배선 면적의 절약을 제공할 수 있

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가성비! 키보드 마우스 콤보 로지텍 MK345 Logitech

가성비 키보드 로지텍 MK345 Logitech 출장갈때 노트북과 편하게 가지고 다닐 수 있는 키보드 Comfort 긴베터리 수명의 풀사이즈 무선 키보드 마우스 로지텍 MK345 Logitech 키보드 마우스 콤보 인터넷 최저가 : 32,500원 호환 : window, mac os, chrome os 간단하게 사용하고, 튼튼한 내구성과 최대 10m 범위 안정적 무선 연결일 지원하는 로지텍 MK345의 키보드 마우스 콤보 제품입니다 제가 회의 할때나 출장갈때 주로 쓰는 제품이었는데 최근에 다시 한번 구매하게 되어서 언박싱 하는 김에 가성비가 너무 좋아서 리뷰합니다 ㅎㅎ (이거 내돈내산임 나는 협찬이 아직 안들어오는 초보 블로거임) 다른 저렴한 콤보 키보드 마우스를 써보았는데 이것 만큼 좋은게 없어요 ㅋㅋ 키보드 풀박스 입니다 ㅎㅎ 로지텍은 설명이 한글 영어 중국어 등 다양한 언어로 적혀 있는거 보니 역시 많이 팔리는 제품인가 봅니다 ㅋㅋ 포장은 아주 깔끔하게 잘 되어 있어썽요 이게 블

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Design compiler의 순차 mapping(Sequential Mapping)

Sequential mapping은 register inferencing 과 technology mapping으로 두 단계로 구성됩니다. Synopsys는 edge-triggered registers 와 levelsensitive latches(에지 트리거 레지스터와 레벨 감지 래치 모두에 대해 레지스터)라는 용어를 사용합니다. SEQGEN이라는 기술이 있는데 Register inferencing을 하기 위한 프로세스로서 elaboration 중에 생성되며 일반적으로 컴파일 중에 플립플롭에 매핑됩니다 매핑은 SEQGEN이 지정된 대상 논리 라이브러리의 게이트에 매핑되는 프로세스입니다. Register Inference HDL compiler는 verilog 파일을 읽어 GTECH이라는 독립적인 기술로 변환합니다. GTECH에서 레지스터와 래치는 모두 SEQGEN 셀로 표시됩니다. Generic SEQGEN Cell register inferencing의 결과가 잘 됬는지 확인 하는

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[추천] 서울 경기도 근교 궁평항에 회먹으러 갑시다!! 궁평항수산물 직판장 시장

[추천] 서울 경기도 근교 궁평항에 회먹으러 갑시다!! 궁평항 수산물 직판장에서 각종 해산물 바로바로 사서 먹고 오는 이섹 데이트 및 드라이브 궁평항의 모습을 담다 왔습니다 @@ 궁평항 수산물 직판장 주소 : 경기 화성시 서신면 궁평항로 1049-24 궁평항수산물판매장 영업 : 08:00 - 22:00 (A동-화요일휴무, B동- 수요일 휴무) / 요일 정해놓고 번갈아가며 쉬고 있어 연중무휴로 정상영업합니다. 명절에 모든 가족들과 바람 쐬러 경기도와 서울에서 가까워 금방 갈 수 있는 궁평항으로 출 바알~~~~! 이건 저의 개인 적인 느낌이지만 궁평항은 서울의 노량진 수산시장이나 가락 시장보다 조금 더 저렴한 느낌인데 궁평항은 인당 4만원 생각하고 가면 푸짐하게 먹을 수있다?? 라는 느낌이 들거든요 ㅋㅋㅋ 궁평항 수산물 직판장 옆에는 해수욕장으로 이어지는 다리도 있어서 맛있게 식사 하고 산책 하기 좋아요 주변에 좋은 이쁜 야자수 마을 카페도 있어서 데이트 코스로도 매우 추천해요~ 궁평항

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[비추] 가지마세요.! 화성 궁평항 근처에 제주도를 옮겨다 놓은 카페 야자수마을 카페

가지마세요.. 죄송합니다 그냥 저의 일상을 담은 글입니다 [추천] 화성 궁평항 근처에 제주도를 옮겨다 놓은 카페 야자수마을 카페 궁평항에서 맛있게 먹고 나서 카페 가자! 엄청난 야자수와 다양한 식물로 꾸며놓은 실내 이색 카페 야자수마을카페 주소 : 경기 화성시 서신면 밸미길 242-39 C동 야자수마을카페 시간 : 09:30 ~20:00 궁평항,백미리 어촌체험마을 자가용 10분 특징 : 반려동물 불가 가지마세요!!!!! 서울 근교 야자수 나무가 가득한 식물원 카페입니다. 복잡한 도시에서 잠시 벗어나 힐링하고 가세요! 인생샷 찍으실분? 식물원에서 쉬고 커피 한잔 하고 싶으신분? 이색 데이트를 즐기고 싶으 신분? 이쁜 카페를 찾는 분들이라면 여기 어떠세요? ㅋㅋ 화성에 야자수마을 카페라고 있어요 생긴지 얼마 안됫지만 벌써 사람들로 바글 바글한 곳이랍니다 아직 카페 까지 가는 길이 이쁘게 포장은 안되어 있어서 대중교통으로 어렵고, 자가용으로도 울퉁불퉁한 길을 한참 가야 하지만 (지금 궁평

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잠실 종합운동장 실내수영장 리뷰, 수영장 강습 운동

잠실 종합운동장 실내수영장, 운동합시다! 잠실 종합운동장에 실내 수영장에 대해 리뷰 해보도록 하겠습니다. 자유 수영과 수영 강습 2호선 9호선 지하철이 지나가는 잠실종합운동장에 모든 사람이 이용할 수있는 실내 수영장이 있습니다. 가격도 매우 싸고, 강습도 매우 잘해주셔서 저는 벌써 6개월 동안 다니고 있어여! 잠실 종합운동장 제 1수영장 장소 : 서울 송파구 올림픽로 25 서울종합운동장 2호선 9호선 종합운동장 역에서 540m 떨어져 있음 2호선 9호선 종합운동장 역에서 내려서 540m 거리라고 네이버 지도에는 되어 있는데 10분 정도 걸어 가면 제1 수영장이 뚜둔 하고 나타나요 제 1 수영장에는 실내 수영장만 있는게 아니라 휘트니스센터, 탁구교실, 실내 골프연습장도 있어서 새벽에도 앞에 주차장에 차들이 매우 많아요 ㅎㅎ 수영장에 미리 등록이 되어 있으신 분은 보이시는 안내 데스크 에서 직원분께 카드를 드리면, 사물함 키를 줍니다. 보통 두 분이 있으신데, 안내 데스크 기준으로 왼쪽

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[리뷰] 뮤즈클리닉 강남점, 피부관리 받고 이뻐집시다

뮤즈클리닉 강남점, 피부관리 받고 이뻐집시다 싸고 잘하는 피부관리 샵! 시간은 금, 내 피부도 금, 내 돈은 진짜 금 본관 신관이 있어서, 바쁜 직장인들이 가서 빨리 시술 받고 이뻐질수 있고, 이벤트가 많아서 또 저렴한 피부 클리닉을 소개합니다. !!! 피부가 많이 안좋아져서... 오랜만에 찾았습니다 뮤즈클리닉 강남점 여기는 이벤트를 자주해서 다른곳 보다 항상 싸요! 근데 결과에 항상 만족 하게 되서 또 오게 됩니다 ㅋㅋ 예약을 미리 하시면, 본관 신관 나눠져 있어서 빠른 시술을 받을 수 있는 곳이에요!!! 진짜 너무 좋음 ㅋㅋ 카카오 플러스 친구로 뮤즈클리닉을 추가하시면 시술과 이벤트를 한눈에 확인 할 수 있어요 ㅋㅋ (이거 광고 아니고 제 블로그 리뷰입니당 내돈 내산) 시술 종류가 많아서 저처럼 결정 장애 있는 분들은 처음 하시는 분들은 상담하기 하셔도 되고, 일단 가시면 거기 담당 선생님이 판단 해주십니다 이거 하시면 좋다고 하는데 진짜 짱좋아여 ㅋㅋ 저는 오늘 카프리레이져를

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[맛집] 역삼 단체회식은 진대감!! 차돌삼합 맛집 다 구워줍니다! ㅋㅋ

[맛집] 역삼 단체회식은 진대감!! 차돌삼합 맛집 다 구워줍니다! ㅋㅋ 맛있는 차돌 삼합 주문후 먹기만 하면 됩니다. 단체 회식 가능한 식당을 찾는다면 역삼역 진대감 추천해요 진대감 역삼점 주소 : 서울 강남구 봉은사로30길 75 1층 시간 : 11:30 ~ 22:00 (break time : 14:30~16:30) 단체 회식 가능, 다 구워줌, 먹기만 하면됨 오늘은 저희 회사 회식 하는 날입니다. 20~30명 정도 단체로 들어갈 수있는 식당이 많지 않아서 더더욱 리뷰 하고 싶어진 이곳입니다. 진대감 체인점은 여러 지점이 있지만, 여기가 좋았던게 처음 부터 끝까지 계속 구워 주셨어요! 다른 체인점은 처음에 구워 주시다가, 나중에는 손님들이 직접 구워 먹는 지점들이 많았는데 회식을 하면서 오랜만에 직장 동료들과 대화가 소중한 지금 대화와 먹는데 집중 할 수 있도록!! 저희가 먹는 속도에 맞춰서 맛있게 구워주셔서 너무 좋았어요!! 진대감은 사실 따로 리뷰 안해도 너무 유명한 식당인데 이

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[맛집] 수원 오리고기 맛집은 운봉농장 ! 아주대 원천동 매탄동 사람들은 필수 방문!

[맛집] 수원 오리고기 맛집은 운봉농장 ! 아주대 원천동 매탄동 사람들은 필수 방문! 대규모 회식도 가능, 주차장 완비 오리 고기는 건강에 좋다! 운봉농장 주소 : 경기 수원시 영통구 중부대로 236 시간 : 11:00 ~ 22:00 (break time : 15:30~16:30) 매주 월요일 휴무 특유의 불판 위에 생오리를 굽고 옆 큰 불판 위에선 야채 모둠을 볶아서 먹을 수 있어요 ㅋㅋㅋ 셀프바에서 김치, 쌈채소, 샐러드 등을 마음껏 가져다 먹을 수 있는 맛집!!!! 삼겹살을 먹을때 꼭 김치를 굽고, 다양한 야채를 즐기시는 분들이라면 오늘은 삼겹살 말고 오리고기 어떠세요? ㅋㅋ 오늘은 매탄동에 위치한 오리고기 맛집 운봉농장에 대해 리뷰하는 시간입니당 ~ 위치는 아주대입 삼거리 바로 근처에요! 이 식당은 진짜 오래 됫어요, 제가 어릴 때 부터 다녔던 기억이 나요 ㅋㅋ 2층으로 되어있는데 맨날 사람도 많아여 ㅋㅋ 명절 전에 저희 가족들 모두를 모시고 갔어요 ㅎㅎ 공간이 커서 회식 하

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키보드 끝판왕 Leopold 레오폴드 FC900RBT

저의 블로그 제목이 키보드로 농사 짓는 사람. 닉네임은 키보드 파머입니다. 무슨 키보드를 쓰길래 키보드로 돈을 버는지 궁굼하실것 같아 오늘은 제가 쓰고 있는 키보드를 리뷰 해보는 시간입니다 키보드 끝판왕 Leopold 레오폴드 FC900RBT 블루투스 기계식 키보드 Blutooth mechanical keyboard Leopold 레오폴드 FC900BRT 최저가 149,500원 기계식 적축 블루투스 지원 모델, USB-C type 독일 체리 MX 스위치 제가 지금 사용하고 있는 기계식 키보드 입니다. 지금 모델로 바꾸기 전까지 한성 무접점 키보드, 앱코 적축, Cox 의 제품등 다양한 것을 사용해 보았지만 기계식 키보드의 끝판왕은 Leopold 제품이란 말을 항상 들어 왔기에... 매일 키보드를 치고, 스마트폰 다음으로 가장 많이 만지는 제품으로서 좋은 제품을 써야 겠다 라는 생각이 들어서 구매 하게 되었습니다. 지금 매우 만족 하면서 쓰고 있는데, 만족하는 이유는 !!!! 1. 키

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[강추]동탄 호수공원 맛집 가리찜 갈비찜, 갈비탕, 수육, 곰탕

[강추]동탄 호수공원 맛집 가리찜 갈비찜, 갈비탕, 수육, 곰탕 동탄 호수공원 들려서 산책 후 들리 갈비찜 맛집 회사원들이 점심에 찾는 갈비탕 가리찜 장소 : 경기 화성시 동탄순환대로3길 46 1층 시간 : 11:00 ~ 22:00 (break time : 15:00 ~ 17:00) 휴뮤 : 매주 월요일 휴무 통탄 호수공원 산책하러 왔다가 꼭 들리는 저의 맛집입니다. 음식 맛이 너무 맛있는데 또 양이 많아서 항상 만족 하고 가는 맛집에요 !!!! 근처 사시는 분들이라면 또는 호수공원에 데이트 하러 가시는 분들 강추합니다. 오늘도 내돈 내산 맛집 리뷰 시작합니다.!! 가리찜 가게가 위치한 건물이에요, 오늘은 날씨가 눈이 흩날리는 꾸리꾸리한 날씨지만, 벽돌집 건물이 이쁘네요 갈비찜 갈비탕 전문점이라고 크게 잘 쓰여있으니, 따뜻하게 갈비탕 한그릇, 갈비찜 한점 드시고 싶을때 !!! 방문 고고고!! 친구들이랑 단체로 갈때 예약 하고 가면, 더 잘해 주셨어요 ㅋㅋ 가리찜의 영업 시간입니다.

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[추천] 역삼역 맛집 돈이찌 Donichi 돈코츠 라멘 규동 강추!

[추천] 역삼역 맛집 돈이찌 돈코츠 라멘 규동 강추! 진짜 너무 맛있는데 안 알려진 맛집입니다 감탄하고 먹고왔습니다 혼밥 하기도 좋은곳! 돈이찌 장소 : 서울 강남구 테헤란로 231 센터필드, 지하 1층 역삼역과 선릉역 사이에서 근무하시는 분들이라면 꼭 가보셔야 하는 맛집입니다. 역삼역과 선릉역 사이에 센터필드라는 큰 건물 지하에는 이미 검증된 맛집들이 자리하고 있습니다!! 오늘은 센터필드의 맛집 돈이찌 를 가보았습니다 사실 여기는 제가 블로그를 하기 전부터 많이 갔던 맛집 중에 맛집인데요 처음 돈이찌를 접하고 너무 맛있어서 몇번이고 간 맛집 of 맛집 입니다. 우선 센터필드는 EAST와 WEST 건물로 나눠져 있는데 오늘의 맛집은 EAST의 지하로 내려가시면 편합니다. 센터필드가 있는 사거리의 지하차도가 식당으로 바로 연결되어 있어서, 길을 건너서 오셔야 하는 분은 지하차도를 이용하세요!! 센터필드 EAST 건물로 들어오신분은 이렇게 화려한 에스컬레이터를 타고 지하로 내려오시면 됩

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Design compiler의 High-Level Optimization and Datapath Optimization

높은 수준의 최적화 및 데이터 경로 최적화 High-Level Optimization and Datapath Optimization 높은 수준의 최적화 중에 Design Compiler는 산술 단순화 및 리소스 공유를 수행합니다. 리소스는 HDL 디자인의 일부로 읽히는 산술 또는 비교 연산자입니다. 높은 수준의 최적화 단계에서는 타이밍 및 영역 고려 사항에 따라 리소스가 할당되고 공유됩니다. 리소스 공유를 통해 도구는 여러 작업을 위한 하나의 하드웨어 구성 요소를 구축할 수 있으므로 일반적으로 설계를 구현하는 데 필요한 하드웨어가 줄어듭니다. 설계 컴파일러 산술 최적화 Design Compiler Arithmetic Optimization 그림은 Design Compiler가 최적화 흐름 내에서 산술 구성 요소를 최적화하는 방법을 보여줍니다 1. HDL 컴파일러가 설계를 정교화할 때 HDL 연산자(+ 및 *와 같은 내장 연산자 또는 HDL 함수 및 프로시저)를 일반 넷리스트에 나타나

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서울 근교 데이트, 하남 호두나무 카페와 하남동사지 삼층석탑 오층석탑 산책 데이트

서울 근교 데이트, 하남 춘궁동에 호두나무 카페와 하남동사지 삼층석탑 오층석탑 산책 호두과자와 커피 이색 카페를 찾으신다면? 맨날 카페에가서 빵 먹는게 지겨우시다면? 호두나무 카페를 추천합니다!!! 서울에서 매우 가까운 하남 춘군동에!! 1층에서 호두과자를 바로 바로 구워서 커피랑 먹을 수 있는 카페가 있습니다. 갓 구운 호두과자에 커피 한잔 어떠세요? 낚시터 옆에 위치하고 바로 옆에 국가 보물로 지정된 탑이 있는 절이 있어 산책하기도 좋습니다. 호두나무카페 장소 : 경기 하남시 서하남로390번길 96 시간 : 10:00 ~ 22:00 호두 나무 카페의 입구 에요 주차장도 크고 넉넉해서 좋네요, 차가 많을 때면 관리 해주시는 아저씨가 발렛도 해주시더라구요 운전 초보시라면 더더욱 마음 편하게 도전할 수 있는데 데이트 코스 같네요 ㅎㅎ 입구에서 부터 느껴지는 커피에 진심인 카페에요, 다양한 커피 원두와 오늘의 추천커피 로스팅 일자가 표시되어 있어요 커피가루도 무료도 나눠주시니 방향재로

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Design compiler의 설계 최적화(Optimizing the Design)

Optimization는 디자인의 기능, 속도 및 영역 요구 사항을 기반으로 특정 target logic library cells의 최적 조합에 디자인을 매핑하는 디자인 컴파일러 synthesis 단계입니다. compile_ultra 명령 또는 compile 명령을 사용하여 디자인을 합성하고 최적화하는 컴파일 프로세스를 시작합니다. 최적화 프로세스 개요 (Overview of the Optimization Process) 디자인 컴파일러는 다음과 같은 순서로 다음 수준의 최적화를 수행합니다. 1. Architectural Optimization 2. Logic-Level Optimization 3. Gate-Level Optimization 1. Architectural Optimization Architectural optimization 은 HDL description에 의해 작동합니다. • Sharing common subexpressions • Sharing resources

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Design compiler의 Optimizing Across Hierarchical Boundaries

Boundary optimization 와 automatic ungrouping은 design 이 계층 구조 일때 design compiler가 디자인 전체 구조에 대하 최적하 화는 전략입니다. Boundary optimization은 계층은 유지하고, 설계 계층 전체에서 최적화를 수행하고 Design Compiler에 logic을 단순화 하는 것입니다. Ungrouping 은 계층을 제거하고 Design Compiler 가 모든 것을 공유 할 수 있도록 자유를 주는 것입니다. Boundary Optimization • 상수 최적화(Propagation of constants across the hierarchy) 상수를 최적화 하여, 왼쪽의 회로를 Boundary Optimization을 사용하여 오른쪽과 같이 최적화 할 수 있습니다. • Propagation of equal and opposite information across the hierarchy: equal 과 oppo

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성내동 맛집 동대문 엽기 떡볶이 할인 정보 공유 싸게 먹기

성내동 맛집 동대문 엽기 떡볶이 할인 정보 공유 싸게 먹기 강동구청역 풍납동 맛집 포장 할인 공유 내돈내산 3000원 할인! 동대문엽기떡볶이 강동구청점 주소 : 서울 강동구 천호옛길 16 1층 102호(성내동,성민빌딩) 시간 : 11:00 ~ 23:00 동대문 엽기 떡볶이가 땡기는날 이왕 먹을꺼 싸게 먹는게 좋잖아요? 할인 정보 및 강동구청점 매장을 소개해드립니다 오늘도 싸고 맛있게 잘 먹었당~ ㅎㅎ 강동구청 1번 출구 근처에 짜잔~ 동대문 엽기 떡볶이가 있습니다아 오늘 공유해 드리고 싶은 정보는 동대문 엽기 떡볶이 어플을 이용해서 방문 포장시 3000원 할인!! 정보입니다 그냥 가서 방문 포장 하시면 안되고요 동대문 엽기 떡볶이 어플을 다운 받으셔서 포장 주문을 하셔야만 할인이 됩니다. 사실 그냥 가서 사먹을려고 했는데, 매장입구에 저렇게 할인 정보가 크게 붙어 있어서 매장에서 어플을 다운 받고.. 주문했어요 이왕 먹는거 할인... 할인... (아껴야 산다!!!) 어플을 다운 받고

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[추천] 서울 강동구 둔촌시장 분식 맛집, 일번지 호떡 핫도그, 서울 추억 이색 데이트

[추천] 서울 강동구 둔촌시장 분식 맛집, 서울 추억 이색 데이트 일번지 호떡 핫도그 [일번지 호떡 핫도그] 추억의 호떡, 떡꼬치, 피카츄, 핫도그, 오뎅 등 맛있는 간식들을 아직도 저렴한 가격에 파는 분식집이 있어요~~~ 위치도 강동구 성내동에 위치한 둔촌역 전통시장 입니다. 오랜만에 추억의 맛을 느끼고 싶거나, 추억의 이색 데이트를 즐기기도 좋을것 같습니다 무엇보다 가격이 아직도... 추억속에 있는 것 같아요 너무 저렴하네요 가성비 맛집이기도 합니다. 위치는 둔촌역 전통시장 안에 위치해 있어요~ 일번지호떡핫도그 서울특별시 강동구 양재대로 1349 둔촌역 3번출구에서 걸어서 금방입니다 요츰 핫한 둔촌주공 바로 앞에 있어요 ㅎㅎ 올림픽 공원에서 산책하다가 먹으로 가기도 가깝습니다. ~ 가게의 모습이에요 네이버 지도에서 검색이 안되서 찾기 힘들수 있는데 파크프라자 아파트 바로 옆에 있으니깐 성내 파크프라자로 검색 하고 오시는것도 추천 드려요 호떡집 모습이에요 사람이 많이 서있죠? 그래

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선릉 역삼 일본식 돈까스 맛집 - 카츠하나 직장인의 점심

선릉 역삼 돈까스 맛집 - 카츠하나 직장인의 점심 일본식 돈까스 작년에 생겨서 계속 사람이 많아서 가보지 못하다가 오늘 드디어 다녀왔어요 식당의 위치는 선릉역에서 조금 떨어져 있는데, 식당이 많은 골목에 위치하고 있어요 주변에 식당이 많은데 불구하고 여기에 매일 줄서있네요 ,, 먹으러면 빨리 나오셔야 됩니다!!! 카츠하나 서울특별시 강남구 언주로98길 12 지상 1층 101호 테이크 아웃도 가능하고, 월요일~금요일 am 11:00 ~ pm 21:00 브레이크 타임 15:00 ~ 17:00 토요일 am 11:00 ~ pm 20:00 매주 일욜일은 휴무 입니다. 매장 내부는 좌석이 많지는 않아요, 혼자 오셔서 창가에 드시는 분들 많앗고, 2인용 테이블 위주로 되어 있어서, 오시는 손님에 따라서 붙여서 4인석 2인석으로 테이블 형태가 계속 변했답니다. 메뉴판 사진을 또 많이 궁굼해 하시길래 준비했습니 오늘 저의 주문 내용은 로스 정식(13,000원) 과 히레 정식 (13,500원) 이에요

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[왕십리] 이색 서점 데이트 영풍 문고 할리스에서 독서

[왕십리] 이색 서점 데이트 영풍 문고 카페에서 책을 추울땐 서점에서 책 읽는 데이트를 즐겨요 영풍문고 장소 : 서울 성동구 왕십리광장로 17 비트플렉스 3층 시간 : 10:00 ~ 20:00 요즘 같이 추운 겨울에 새로운 데이트 할 곳을 찾으신다면? 서점 데이트 어떠세요? 책 뿐만 아니라 다양한 물건들도 팔아요~ 영풍문고 왕십리역점 서울특별시 성동구 왕십리광장로 17 비트플렉스 3층 왕십리역에서 내려서 12, 13번 출구 쪽으로 나가면, 야외로 나가지 않고 바로 영풍문고를 갈 수 있습니다 지하철을 나오시면 아래 그림과 같이 3F 에 영풍문고가 있다고 크게 써있어요! 길 잃지 않고 곧장 가실수 있을꺼에요 ㅎㅎ 에스컬러이터를 타고 올라가시면 됩니다. 에스컬레이터를 타고 올라가면 뙇 바로영풍문고가 저희를 반겨줍니다. 바닥에도 영풍문고라고 뙇 써있습니다 ㅎㅎ 입구에는 아이들을 위한 즐길거리도 있네요, 이미 열심히 애기가 게임을 하고 있네요 ㅎㅎ 서점에 들어 가시면 이렇게 New Book과

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[왕십리] 피자 맛집 엘루이, ELLUI 에서 피맥 합시다. 맥주 맛집

[왕십리] 피자 맛집 엘루이, ELLUI 에서 피맥 합시다. 맛있는 피자에 맥주 한잔 ELLUI 엘루이 장소 : 서울 성동구 마조로5길 12 시간 : 16:30 ~ 02:00 왕십리에서 데이트할 곳을 찾으신다면? 분위기 있고, 맛있는 식당을 찾으신다면? 여기를 추천합니다 엘루이!!!!! 가게입구에요 화려하고 이쁘지 않나요? 여기 골목에서 가장 이쁜 가게 였어요!! ㅎㅎ 친절하게 입구에 영업 시간과 메뉴가 있어요 웨이팅이 있다면 기다리면서 메뉴를 고르세요, 피자는 생각보다 시간이 걸리기 때문에 빠른 주문이 생명입니다 ㅎㅎ 엘루이 피자의 내부 모습입니다 꽃과 조명으로 이루워져 화려합니다. 2층도 있는데 오늘은 단체 손님들이 2층을 다 빌리셔서 ... 사진을 잘 못찍었어요 2층으로 올라가는 계단인데 너무 이쁘죠? 샹들리에도 있어요 2층을 통체로 빌린거 보면, 회식할때 미리 예약하면 좋은 회식 장소가 되겠죠? 회사의 총무 여러분들 움직이세요!!! 여기는 맥주에도 진심이더라고요 맥주종류도 엄

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design compiler의 Top-Down Compile Script

Top-Down Compile Script 입니다. # read in the entire design read_verilog E.v read_verilog D.v read_verilog C.v read_verilog B.v read_verilog A.v read_verilog TOP.v current_design TOP link # apply constraints and attributes source defaults.con # compile the design compile_ultra #design #compiler #top #down #script

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[추천] 경기도 광주 찜질방 새광주참숯가마 서울근교 당일치기 데이트

경기도 광주 찜질방 새광주참숯가마 서울근교 당일치기 데이트 추운 겨울 따뜻한 찜질방에 가서 몸을 지지고 싶을 때 색다른 찜질방이 없을까 고민하면 검색을 시작 했다. 뜨든 여기다 경기도 광주에 위치한 새광주참숯가마!! 가시기 전에 수 금 토 일 새로 숯이 나오는 날이니깐 확인 하고 가세요~ 가격표 가격은 대인 16,000원으로 싼건 아닌데 이색 데이트를 위해서 ㅎㅎ 찜질방에 들어가면 이런 비쥬얼이에요~~ 찜질방 내부 모습 왼쪽의 입구 하나하나가 모두 찜질방입니다. 찜질방의 오른 쪽에는 쉴수 있는 평상이 있는데 편하신데 자리 잡으시면 됩니다. 입장은 준비되어 있는 고무 슬리퍼 또는 나막신 같은 나무 신발을 신고 입장하시면 됩니다. 신발은 불가마 왔다갔다 하면서 자꾸 섞이고, 크기도 다 똑같으니 편하게 선택하세요 ... 찜질방 내무에는 고구마도 구워먹을 수 있는 숯불 화로도 준비 되어 있어요! 일단 이 비쥬얼 부터 끌리지 않나요? 여러분 집에 잠들어 있던 고구마와 가래떡, 감자 등등등 구

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design compiler의 Bottom-up Compile Script

set all_blocks {E D C B A} # compile each subblock independently foreach block $all_blocks { # read in block set block_source "$block.v" read_file -format verilog $block_source current_design $block link # apply global attributes and constraints source defaults.con # apply block attributes and constraints set block_script "$block.con" source $block_script # compile the block compile_ultra } # read in entire compiled design read_file -format verilog TOP.v current_design TOP link write -hierarchy

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Compiling the Design

design을 compiler 하면, HDL source code를 읽고 해당 설명에서 생성된 design을 optimize합니다. attributes 와 constraints 에 따라 functional, speed, and area 조건을 맞추기 위해 tool은 Heuristics하게 library cells 의 combination을 implement 합니다. Heuristics 은복잡한 과제를 간단한 판단 작업으로 단순화시켜 의사 결정하는 경향 이라고 이해 하시면 됩니다. compiler command의 feature • Command-line interface and graphical user interface • Hierarchical compile (top down or bottom up) • Full and incremental compile techniques • Sequential optimization for complex flip-flops and latches

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Design compiler의 Constraint 의 우선순위 관리와 비활성화 하기 (Managing Constraint Priorities and Disabling)

Managing Constraint Priorities cost vector를 사용하여 constraint 간의 우선 순위의 문제를 해결 할 수 있습니다. set_cost_priority 명령을 사용하여 constraints 의 우선순위를 바꿀 수 있습니다. Constraints Default Cost Vector Priority (descending order) 내림차순 순서 Notes connection classes Design rule cost multiple_port_net_cost Design rule cost min_capacitance Design rule constraint max_transition Design rule constraint max_fanout Design rule constraint max_capacitance Design rule constraint cell_degradation Design rule constraint max_delay Optim

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design compiler의 Reporting Constraints와 SDC Constraints에 따른 runtime 이슈

design rules과 optimization goals을 확인하기 위해서 design의 constraint values 를 확인 하려면 report_constraint 명령을 사용하면 됩니다. 자세한 정보를 포함하려면 report_constraint 명령과 함께 -verbose 옵션을 사용합니다. 모든 constraint violators를 보고싶다면, -all_violators 옵션과 함께 report_constraint 명령을 사용합니다. Reporting Runtime Issues Related to SDC Constraints runtime 은 constraint complexity or a high number of timing paths, clocks, or fanout nets에 따라 달라지게 됩니다. runtime 문제가 될때 문제가 되는 SDC 조건을 확일 할수 있는 명령어 • mapped netlis 사용하고, check_timing -sdc_runtime 명령

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formal의 rtl to rtl 간단한 script

formality 를 체크하기 위해 synopsys 의 formal 툴을 사용합니다. 공유해 드리는 script는 RTL to RTL 비교로 간단한 script 를 공유해 드립니다. RTL과 RTL을 왜 비교하지 ? 이런 질문을 할 수 있을텐데 저의 설계에서는 run time을 줄이고자, 또는 특정 cell을 RTL 내부에 사용하였을 때(clock latch, buffer, inv 등) RTL 내부의 ifdef 명령어로 cell을 쓴 부분과 verilog 연산자로 구분해 놓은 것들이 있기 때문입니다. 좋지 않은 설계라고 알고 있지만, 일단 저는 아래과 같이 설계 하는 경우가 종종 있기 때문에 RTL to RTL의 formal을 비교 합니다. `ifdef SYNTHESIS buf2(a,b) `else assign b = a; `endif RTL to netlist 도 공유해 드릴테니 기다리세요~ run file과 tcl 파일로 script 파일로 구성을 하였으며 run 파일의 내용은

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Design compiler의 Hierarchical Designs 의 Propagating Constraints

Hierarchical designs은 subdesigns 들로 이루워진 design을 말합니다. propagate constraint을 계층의 위 아래로 줄 수 있습니다. • Characterizing Subdesigns - 하위 디자인 특성화 Characterizing 방법은 특정 셀 인스턴스의 환경에 대한 정보를 캡처하고 해당 정보를 셀이 연결된 design의 attributes 으로 할당합니다. • Modeling - 모델링 모델링 방법은 characterized 된 design을 라이브러리 셀로 생성합니다. • Propagating Constraints up the Hierarchy - 계층 구조 위로 제약 조건 전파 이 방법은 하위 수준 하위 설계에서 현재 설계로 clocks, timing exceptions, disabled timing arcs를 전파합니다. Characterizing Subdesigns • Manually Use the set_drive, set_dr

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design compiler의 간단한 script

design compiler의 간단한 script를 공유해 드리겠습니다. 설계한 design이 합성(synthesis)를 확인하기 좋도록, 빨리 돌아가는 script 입니다. 합성 후 내 설계에 대한 lint 결과를 빨리 보며, 설계를 수정하고 size 및 timing 경향성만 체크하는데 사용하세요. 이 script를 보고, 각종 option을 추가해 가는 방식으로 공부 하시는 것도 좋을 것 같습니다. 폴더 구조는 위와 같이 설정 하였습니다. 폴더 상단에서 run을 칠 수 있도록 하였고, 합성에 필요한 script를 위한 폴더 합성 결과를 알려주는 report와 netlist 결과물 폴더 이렇게 나누었습니다. 본인의 취향대로 꾸미시면 됩니다. run 파일의 내용 dc_shell -f script/setup.tcl dc_shell 이라는 design compiler 툴의 명령어와 script를 물리수 있도록 -f 옵션과 함께 script의 tcl 파일을 선언해 주었습니다. setup.

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design compiler의 script 좀 더 잘 써보기

이전 글의 간단한 버전의 script에서 조금 더 script를 심화 과정으로 만들어 보겠습니다 . 아래와 같이 동일한 폴더 구조에서 run 파일의 내용 dc_shell -f script/setup.tcl dc_shell 이라는 design compiler 툴의 명령어와 script를 물리수 있도록 -f 옵션과 함께 script의 tcl 파일을 선언해 주었습니다 setup.tcl 파일 내용 date source ./synopsys_dc.setup #======================================== # options # sequential structure preserve set hdlin_preserve_sequential true; # latch not allow during compile set hdlin_check_no_latch true; # multiple clock set timing_enable_multiple_clocks_per_reg true;

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Design compiler의 Optimization Constraints

Optimization constraints 는 speed, area, and power design goals, restrictions 을 나타냅니다. 기본적으로 optimization constraint은 design rule 다음입니다. optimization constraints 의 조건 • Input and output delays (timing constraints) • Minimum and maximum delay (timing constraints) • Maximum area • Power optimization Defining Timing Constraints 타이밍 제약 조건을 정의할 때 설계에 동기식 경로와 비동기식 경로가 있음을 고려해야 합니다.(synchronous paths and asynchronous paths. ) 설계에서 clock을 지정하여 ynchronous paths를 제한합니다. create_clock 명령으로 clock을 지정한 후, set_

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Design compiler의 Design Rule Constraints

Design rule constraints 은 설계가 의도한 대로 작동하기 위해 충족해야 하는 function별 restrictions 사항을 반영합니다. Design rules은 디자인의 네트를 제한하지만 logic library의 셀의 핀과 연결됩니다. 대부분 logic libraries 는 default design rules을 지정합니다. 일반적인 design rule은 transition times, fanout loads, capacitance을 제한합니다. 추가 design rule 지정할 수도 있습니다. optimization constraints (delay, power, and area goals)을 위반하더라도 design rule constraints는 위반 할 수 없습니다. 설정할 수 있는 design rule은 아래와 같습니다. • Maximum Transition Time • Maximum Fanout • Maximum Capacitance • Minimu

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linux 에서 GCC의 makefile 사용하기

linux에서 C 언어 또는 C++ 언어를 사용하는 설계자들을 위해 gcc의 makefile을 공유해 드리고자 합니다. makefile 의 내용은 아래와 같습니다. #= gcc option ==================================== HDRDIR = HDR # header directory SRCDIR = SRC # source directory TARGETNAME = exe_file # target name CC = g++ # c: gcc / cpp: g++ CFLAGS = -g -w -Wall CFLAGH = -I$(HDRDIR) #================================================= all:$(TARGETNAME) SRCS = $(wildcard *.cpp) OBJS = $(SRCS:.cpp=.o) #OBJS = $(patsubst %.cpp, %.o, $(wildcard *.cpp)) $(TARGETNAME):$(OBJ

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Design Compiler의 Operating Conditions

perating temperature, supply voltage, manufacturing process은 circuit performance에 큰 영향을 주는 요소들 입니다. 동작 온도 변화(Operating temperature variation) Temperature variation은 모든 design에서 피할 수 없는 요소 입니다. 온도 변화으로 인한 성능에 대한 영향은 대부분 linear(선형) 스케일링 효과로 처리되지만 일부 프로세스에는 nonlinear(비선형) 계산이 필요합니다 공급 전원 변화( Supply voltage variation) 일상 동작에서(dayto-day operation) ideal 하지 않은 변화가 일어날 수 있습니다 종종 복잡한 연산으로 영향을 계산하기도 하지만 선형 스케일링하게 계산하기도 합니다. 공정 변화(Process variation) 반도체 제조 공정의 편차를 의미합니다. 동일한 design을 samsung fab인지 tsmc fab

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Design Compiler 의 System Interface 모델링(Modeling the System Interface)

System Interface을 모델링 하기 위해서는 아래 작업을 수행 해야 합니다. • 입력 포트에 대한 Drive Characteristics 정의(Defining Drive Characteristics for Input Ports) • 입력 및 출력 포트에 대한 Load 정의(Defining Loads on Input and Output Ports) • 출력 포트에서 팬아웃 로드 정의(Defining Fanout Loads on Output Ports) 입력 포트에 대한 Drive Characteristics 정의(Defining Drive Characteristics for Input Ports) 입력 신호에 대한 delay 와 transition 특성 정의 하기 위해서, Design Compiler는 외부 drive strength 와 input port의 load 정보가 필요합니다. Design Compiler는 drive strength 정보를 확인해서 weak driv

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Design Compiler 의 port constraint(Setting Logic Constraints on Ports)

optimization 결과의 성능을 향상시키기 위해서 ports에 constraints을 주어서 중복 포트 또는 인버터를 제거할 수 있습니다 등가 논리 설정(Setting logic equivalence) 일부 입력 포트는 논리적으로 관련된 신호에 의해 구동됩니다. 예를 들어 한 쌍의 입력 포트를 구동하는 신호는 항상 같거나(논리적으로 동일) 항상 다를 수 있습니다(논리적으로 반대). 두 개의 입력 포트가 논리적으로 동일하거나 반대임을 지정하려면 각각 set_equal 또는 set_opposite 명령을 사용합니다. 다음 예에서는 IN_X 및 IN_Y 포트가 논리적으로 같을 때 입니다. prompt> set_equal IN_X IN_Y 입력 포트에 상수 값 할당(Assigning constant values to input ports) constant value 를 input으로 설정하면 Design Compiler가 optimization 중에 주변 논리 기능을 단순화하고 더 작

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Design compiler의 Wire Load Models

Wire load models은 topographical 모드에서는 사용하지 못합니다. Wire load models 은 wire length와 fanout이 resistance, capacitance, area of nets에 미치는 영향을 추정 합니다. design compiler는 physical values를 사용하여 wire delays 와 circuit speeds를 계산합니다. Semiconductor vendors는 통계정보를 기반으로 wire load model을 개발해서 저희들 같은 개발자들에게 제공합니다. net의 lengths 를 추정 하기 위해서 area, capacitance, andresistance per unit length 계수와 a fanout-to-length table 을 model에 포함하고 있습니다 . back-annotated wire delay가 없을 때 Design Compiler는 우선 순위에 따라 사용할 wire load model을

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Design compiler의 Topographical Mode 환경 설정

전력 최적화(General Gate-Level Power Optimization ) positive timing slack이란 연산 gate 간의 signal 전달에 걸리는 시간과 실제 걸리는 시간간의 timing이 넉넉 하다는 것입니다. 따라서 여유가 있는 timing을 말합니다. negative timing slack 이란 timing이 부족하기 때문에 buffer를 추가하든 load 가 큰 cell등을 사용하여 timing을 맞춰야 하는 부분입니다. 따라서 Design Compiler는 positive timing slack 경로에서 전력 소비를 줄입니다. Design Compiler 지형 모드에서 positive의 timing 여유 한계를 설정하려면 physopt_power_critical_range 변수를 사용면 됩니다. 디자인 컴파일러는 positive timing slack 이 0.2 이상인 타이밍 경로만 최적화합니다. dc_shell-topo> set_app_var p

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Design Compiler의 Constraint Types

Design Compiler는 설계를 최적화할 때 두 가지 유형의 제약 조건을 사용합니다. • Design Rule Constraints • Optimization Constraints • Design Rule Constraints logic library는 implicit constraints 를 define 합니다. constraints 는 design의 function correctly 를 위해 필요 합니다. 라이브러리를 사용하는 모든 디자인에 적용됩니다. design constraints 조건은 optimization 제약 조건보다 우선 순위가 높습니다. implicit 하게 rule을 정의합니다. • Optimization Constraints Optimization constraints 조건은 dc_shell 동안 작업 중인 설계에 적용되며 design’s goals를 나타냅니다. optimization 하는 동안 constraint를 만족시기키 위해 노력하지만 desig

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Design Compiler의 환경 설정(Defining the Design Environment)

Design를 optimization하려면 먼저 설계가 작동할 것으로 예상되는 environment를 정의해야 합니다. operating conditions, system interface characteristics, wire load models을 정의 하여 environment 를 정의 합니다. Operating conditions 에는 temperature, voltage, process variations 가 포함됩니다. System interface 에는 input drivers, input and output loads, fanout loads 이 포함 됩니다. environment model 는 합성 결과에 영향을 바로 줍니다. 환경 설정 명령어(Commands Used to Define the Design Environment) set_drive set_operating_condition set_driving_cell set_load set_fanout_load #d

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Design Compiler의 design save 또는 remove

Saving Designs 다양한 names 또는 formats 으로 저장할 수 있습니다. Design Compiler는 자동으로 design을 저장하지 않기 때문에 manually 저장을 해야 합니다. Supported Design File Output Formats Format Description .ddc Synopsys internal database format Verilog IEEE Standard Verilog (see the HDL Compiler documentation) svsim SystemVerilog netlist wrapper Note: The write_file -format svsim command writes out only the netlist wrapper, not the gate-level DUT itself. To write out the gate-level DUT, you must use the existing write_file -format

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design compiler의 Technology 변환(Translating Designs From One Technology to Another)

compile_ultra -incrementa 명령어를 사용해서 technology 를 다른 technology 로 바꿀수 있습니다. translated 를 진행할때 cell 단위로 기존 library에서 new target library로 gate structure는 유지한채 변환합니다 functional description을 기준으로 target library에서 일치하 cell을 찾습니다. 만약 일치하지 않는 cell이 있다면 target library에서 새로운 map을 하게 됩니다. 특정 라이브러리 셀을 선호하거나 비활성화(set_prefer 및 set_dont_use 명령 사용)하고 레지스터 유형을 지정(set_register_type 명령 사용)하여 대체 셀 선택 할 수 있습니다. target_library 으로 target library를 지정하면 되고, design의 link 이후 top-level design의 local_link_library 속성은 target

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design compiler의 Design Hierarchy 바꾸기(Changing the Design Hierarchy)

Design Hierarchy를 바꾸기는 것은 처음 HDL을 설계 할 때부터 반영해서 하는 것이 가장 좋습니다. HDL 설계가 이미 끝난 경우는 Design compiler를 통해서 바꿀수 있고, report_hierarchy 명령어를 통해 기존의 Hierachy 를 확인 할 수 있습니다. Hierarchy 추가 (Adding Levels of Hierarchy) hierarchy 의 level을 추가하는 것을 grouping 이라고 부릅니다. grouping cells 또는 related components을 subdesigns으로 만듬으로 써 hierarchy 의 level을 추가 할 수 있습니다. group 명령어를 통해서 cells (instances) 을 group화 할 수 있습니다. instance 이름을 U로 SAMPLE 이라는 이름으로 두개의 cell을 group 화 할라면 prompt> group {u1 u2} -design_name SAMPLE -cell_name

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design compiler의 Editing Designs 하기

디자인 편집(Editing Designs) 디자인 컴파일러는 메모리에 있는 디자인을 편집 할수 있습니다. 아래 dc_shell 명령을 사용하여 넷리스트를 변경하거나 디자인을 편집할 수 있습니다. Object Task Commnad Cell Create a cell Delete a cell create_cell remove_cell Net Create a net Connect a net Disconnect a net Delete a net create_net connect_net disconnect_net remove_net Port Create a port Delete a port create_port remove_port remove_unconnected_ports Pin Connect pins connect_pin Buses Create a bus Delete a bus create_bus remove_bus current_design 명령을 사용하지 않고 디자인의 모든 계층의

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design compiler의 디자인 개체 나열 -Listing Design Objects

design compiler는 design objects 를 접근 하기 위한 명령어들을 제공합니다. List 최소한의 정보로 목록을 제공 Display 디자인 개체의 특성이 포함된 보고서를 제공 Return 다른 dc_shell 명령에 대한 입력으로 사용할 수 있는 컬렉션을 보여줍니다. Design Objects를 보기 위한 명령어((Commands to Access Design Objects) Object Command 명령어 description Instance list_instances report_cell Lists instances and their references. Displays information about instances. Reference report_reference Displays information about references Port report_port report_bus all_inputs all_outputs Displays informati

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Design compiler의 object 지정 및 attribute 설정, 상대경로, 절대경로

Design Objects 지정 (Specifying Design Objects) Design Objects는 상대적 경로 또는 절대적 경로로 지정 할 수 있습니다. 상대 경로 사용 (Using a Relative Path) 상대 경로를 사용하여 디자인 개체를 지정하는 경우 해당 개체는 current design에 있어야 합니다. 기본적으로 current instance 는 현재 설계의 top level입니다. Count_16 디자인의 계층적 셀 U1/U15에 dont_touch 속성을 주고자 할 때 prompt> current_design Count_16 Current design is ’Count_16’. {Count_16} prompt> set_dont_touch U1/U15 or prompt> current_design Count_16 Current design is ’Count_16’. {Count_16} prompt> current_instance U1 Current in

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design compiler의 design 생성, 복사, 이름 바꾸기- Creating, Copying, Renaming Designs

design 새로 만들기 (Creating Designs) 새로운 Design을 만들려면 create_design 명령을 사용하면 됩니다. 현재 작업 디렉토리에서 메모리 파일 이름은 my_design.db 로 만들어 집니다. prompt> create_design my_design 1 prompt> list_designs -show_file /work_dir/mapped/test.ddc test (*) test_DW01_inc_16_0 test_DW02_mult_16_16_1 /work_dir/my_design.db my_design 1 create_design으로 만든 디자인에는 디자인 개체가 포함되어 있지 않고, create_clock, create_cell 또는 create_port와 같은 명령을 사용하여 design object를 새로운 design에 추가합니다. design 복사(Copying Designs) design을 메모리에 복사하고 복사본의 이름을 바꾸려면 copy

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design compiler에서 file 확인과 current design 확인 및 설정

메모리에 있는 design 확인 하기(Listing Designs in Memory) list_designs 명령어를 사용하여 design compiler의 memory에 있는 file 목록들을 확인 할 수 있습니다. prompt> list_designs -show_file 옵션을 사용하면 조금더 자세하게 파일 정보를 확인 할 수있습니다. prompt> list_designs -show_file list_desing 옵션으로 나오는 file list 중에 * 표가 있는 것이 current design 입니다. Current Design 설정 (Setting the Current Design) read_file 명령어로 design file을 읽고 나면 current design이 바뀔 수 있습니다. prompt> read_file -format ddc MY_DESIGN.ddc 위 명령어와 같이 MY_DESIGN.ddc 파일을 read 한 후에는 current desing이 MY_DE

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design compiler에서 design 연결 - Linking Designs

design을 완성하기 위해서는 모든 library component가 references하는 design에 연결 되어야 합니다. 이를 linking the design 또는 resolving references 라고 합니다. link 명령어를 사용해서 수행할 수 있고, link_library 및 search_path 시스템 변수와 local_link_library 속성을 사용하여 설계 참조를 확인합니다. link_force_case 설정으로 link과정의 대소문자 구분 여부 설정도 가능합니다. Reference를 참조 하는 방법(How the Tool Resolves References) 1. current design 및 해당 계층 구조에서 참조되는 라이브러리 구성 요소 및 하위 디자인을 결정합니다. 2. link libraries 를 검색하여 이러한 참조를 찾습니다. Design Compiler는 먼저 현재 디자인의 local_link_library 속성에 정의된 라이브러리 및

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Multithreshold 전압 library cell 분석(Analyzing Multithreshold Voltage Library Cells)

analyze_library -multi_vth 명령을 사용하여, 각 threshold voltage group에 있는 target library의 cell 의 timing characteristics에 따른 leakage power를 비교하기 할 수있습니다 . ***************************************************************** Multi-VT Library Analysis Report Vth Group/Library Name Avg. Avg. (don't use cells/total cells) Leakage Timing ***************************************************************** SVT (0/998) 1.00 1.00 (Baseline) LVT (0/793) 1.80 1.59 ULVT (0/998) 4.88 3.75 ********************************

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블랙박스 처리 (Handling Black Boxes)

Design Compiler 는 합성할때 black boxes 도 지원합니다. black boxes는 logic의 functionality를 모를 때나, logic library에 연결되지 않는 cell, physical representation를 가지지 않는 cell 들을 말합니다. 지원되는 블랙박스 (Supported Black Boxes) Functionally를 모르는 black boxes. logic functionality를 모르는 cell들이며 Macro cell 비어있는 hierarchy cell 또는 없는 module(Empty hierarchy cells or black-boxed modules) 모르거나 연결 안되는 cell(Unlinked or unresolved cells 블랙박스 셀에 대한 timing 모델 형식정의 하기(Defining Timing in Quick Timing Model Format) Design compiler를 사용하면 logical

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Milkyway 데이터베이스 사용 (Using a Milkyway Database)

Design Compiler 는 write_milkyway 명령을 사용하여 netlist, synthesis constraints, any physical guidance information 를 포함하여 매핑된 고유한(mapped과 uniquified) design을 Milkyway database에 저장합니다. (read_milkyway 라는 명령어는 없습니다 ) Milkyway database를 사용하면 netlist를 verilog 나 VHDL 형식으로 netlist를 저장할 필요는 없습니다. Milkyway 데이터베이스는 Milkyway design library 와 physical library 데이터를 Milkyway reference library에 저장합니다 . Milkyway design library uniquified하고 mapped된 netlist 와 constraints를 저장한다 mw_design_library 변수로 루트 디렉토리로 경로로 설정하여 현제

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design compiler에서 read_file, analyze, elaborate 명령어로 파일 읽기 (file read)

Design Compiler 도구는 디자인 파일에서 메모리로 디자인을 읽습니다. 디자인을 읽은 후 다양한 방법으로 변경할 수 있습니다( subdesigns을 grouping, ungrouping 하거나, subdesign references 바꾸거나) 읽을수 있는 design format(Supported Design Input Formats) Format Description .ddc Synopsys internal database format (recommended) .db Synopsys internal database format Verilog IEEE standard Verilog (see the HDL Compiler documentation) VHDL IEEE standard VHDL (see the HDL Compiler documentation) SystemVerilog IEEE standard SystemVerilog (see the HDL Compiler docu

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Sequential Cells and Instantiated Combinational Cells 을 위한 libray subset

sequential cells 과 instantiated combinational cells 에 대해서 mapping 및 optimization을 진행 할때 특정 library subset으로 지정할 수 있습니다. 특정 library cell sub set을 지정하기 (Specifying the Library Cell Subsets) 같은 functional identification을 가지거나, sequential library cells 또는 instantiated combinational cells 로 이루워진 cell들에 대해서 define_libcell_subset 명령어를 사용하여 지정할 수 있습니다 지정이 되면 compile 중에 일반 mapping을 수행하지 않고, sequential cells 또는instantiated combinational cells 조합으로 mapping이 되게 됩니다. library cell subset을 정의 한 후 sequential ce

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Link Library Subsets 설정

Design Compile를 사용하여 link_library 명령을 사용해서 지정된 library cell을 library subset에서 선택되게 할수 있습니다. Link Library Subsets 지정 (Specifying Link Library Subsets) 보통 library cells은 모든 link_library 변수의 모든 library에서 선택 됩니다. 그러나 set_link_library_subset 명령어를 사용하면, Design Compiler는 library cell의 선택을 제한 하게 됩니다. multivoltage 또는 multicorner 설계에서 voltage, temperature을 link_library로 결정하게 됩니다. 만약 두개 이상의 library가 조건을 voltage, temperature 조건을 만족하게 되면 tool은 “Ambiguous Libraries” warning (MV-086) 을 띄우게 됩니다. set_link_librar

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Library인식 시키고, 합성하기 (Library-Aware Mapping and Synthesis)

design compiler에서 target logic library를 characterize 할수 있고, ALIB 라는 pseudolibrary(유사 라이브러리) 를 만들 수 있습니다. 위 library 로 boolean로 표현되는 회로를 실제 gate에 mapping 할 수 있습니다. design compiler중에서 alib 을사용하여, area와 delay를 optimization 할때 더 큰 flexibility와 많은 solution을 제공하여 조금 더 똑똑하게 탐색합니다. ALIB library의 이점을 위해서는 compile_ultra 명령을 사용해야 합니다. Library characterization 는 합성 초기 단계에서 실행하며 design compiler가 각 logic library를 characterize 하는데 시간이 걸리기 때문에 design compiler 설치시 ALIB 파일을 생성하고, 특정 repositoy 에 저장해 여러 사용자가 공유 하는 것

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Libraries 관련 command (working with libraries)

간단한 libray command를 가지고 여러 작업을 수행할 수 있습니다. 라이브러리 불러오기(Loading Libraries) design compiler는 .db 형식의 logic libraries와 .sdb 형식의 symbol libraries를 필요로하고 read_file 명령어로 읽어올 수 있습니다. prompt> read_file my_lib.db prompt> read_file my_lib.sdb 만약 binary(db) 형식이 아니라면 read_lib 명령을 사용해서 library souce를 compile 해야 합니다. 라이브러리 나열 (Listing Libraries) design compiler는 메모리에 로드된 라이브러리를 참조하고, list_libs 명령어를 통해 로드된 라이브러리를 확인 할 수 있습니다 prompt> list_libs 라이브러리 내용 확인(Reporting Library Contents) report_lib 명령어를 통해 라이브러리의 내용을

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target library의 subsets 지정

Design compiler는 target library의 subset을 사용하여 특정 block의 optimization을 제한할 수 잇습니다. target library subsets에서 발생하는 error 와 conflict을 확인 할 수 있습니다. target library subset이 어느 계층에서 define 되었는지 하위 계층과 top level에서 확인 할수 있고 design과 design instance에서 target library subset의 constraint를 제거 할수도 있습니다. Target Library Subsets 지정(Specifying Target Library Subsets) 보통 optimization은 target library에서 아무 library cell 을 선택합니다. 그러나 set_target_library_subset 명령어를 사용해서 특정 블록에서 library cells을 사용하도록 제한 하거나, 블록 단위로 target l

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Design compiler - library 에 대한 용어 정리 link, target, DesignWare libray

Design Compiler에서 사용하는 libray 용어를 정리하고 넘어가겠습니다. Design Compiler는 logic, symbol, and DesignWare libraries 를 사용해서 design function 을 implementation 하고 합성 결과를 보여줍니다. logic libraries logic libraries란 design compiler 에서 optimization 하는 도중에 target libraries 를 call 해서 mapping 하는 것 입니다. target libraries netlist 를 만들 때 사용하는 cell 들이 target library 에 들어 있습니다. target libraries는 link libraries의 subset 이며 compile과 design을 translate 할때 사용합니다. Link libraries Link libraries는 delay models 을 define 하며timing values와

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library 셋업하기 - Setting Up and Working With Libraries

library를 셋업 할때 가장 중요한건 어떤 Vendor를 선택할것인지 입니다. vendor 선정(Selecting a Semiconductor Vendor) vendor를 선정하는건 마음대로 할 수 있는 것은 아니지만 vendor에 따라 cell 특성 등이 모두 다르기 때문에 가자 중요한 작업입니다. vendor로서 삼성, tsmc 등이 매우 유명하며, UMC 등 매우 많은 vendor가 있습니다. 아래의 기능들을 고려 하여 vendor 설정이 필요합니다. 최도 동작 주파수 - Maximum frequency of operation 물리적 제한 - Physical restrictions 파워 제한 - Power restrictions 패키징 제한 - Packaging restrictions 클락 트리 구현 - Clock tree implementation 플로플랜 계획 - Floorplanning 백 어노테이션 기능 - Back-annotation support library,

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Design compiler의 Design Exploration지원

새로운 RTL을 설계하고, 이를 타사 IP 및 많은 이전에 설계된 RTL 블록과 merge 하는 데 시간이 많이 필요하고 어려운 과정입니다. 이 과정에서 design compiler를 통해 합성 및 report를 확인하면 설계에 많은 도움이 되는데 •설계 규칙 및 최적화 제약과 같은 특정 설계 목표를 확인 할 수 있습니다( Implement specific design goals, such as design rules and optimization constraints.) • constrint 오류를 찾을 수 있습니다(Detect mismatches and missing constraints.) • design에서 bit가 안맞거나, 신호가 연결안되거나 한 것들을 다 찾을 수있습니다 (Resolve mismatches and design data inconsistencies. ) timing margin을 10%로 잡고 이를 만족 시키지 못하면 설계를 변경하고, 다시 합성과 repo

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합성을 위한 RTL 설계 - 좋은 코드는 naming이 좋다

좋은 코드는 Identifiers, Expressions, Function, Modules 을 구조적으로 잘 선언한 것들 입니다. Identifiers 를 잘 쓰기(Guidelines for Identifiers) identifier name 으로 signal, the value of a variable, or the function of a module의 의미를 잘 전달할 수 있는 것이 좋습니다. 그래서 설계를 하다보면 naming에 시간을 많이 쓸때가 많습니다. 신호 이름이 장황하지 않고 신호의 의미나 변수 값을 의미 하도록 선언 팀원들과 약속을 하고 대소문자를 잘 적절히 사용해 눈에 잘 보이도록 사용하는 것이 좋습니다 가장 중요한건 사전에 팀원들과 naming rule을 만들길 매우 추천합니다. 그리고 반드시 예약어는 피해야합니다. 수식잘 쓰기(Guidelines for Expressions) 수식도 남이 보기 좋게 장황하게 쓰지말고 괄호로 우선순위가 잘 보이게 설계 하는것이

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합성을 위한 RTL 설계 - inferring을 통한 합성 (HDL Coding for Synthesis-Technology-Independent)

설계를 시작 할때 처음 부터 구조를 잘 잡고 시작해야 합니다. 그리고 설계자는 hardware implications 되었을 때 를 생각하며 design 해야 합니다. RTL에 따라서 합성의 size와 timing 이 달라 지기 때문에 합성 했을 때의 결과를 예상하며 RTL을 설계해 주셔야 합니다.(말이 쉽지 경험이 많이 필요합니다) 설계를 하면서 multiplexers, registers, three-state drivers, and multibit components 에 대해서 inferring을 할 수 있습니다. inferring 한다는것은 특정 설계 부분을 반드시 위와 같이 처리해 달라고 tool 에게 알려 주는 작업입니다. 그렇지 않으면 툴이 임의로 합성을 진행 할 수 있기 때문에 설계자의 필요에 의해서 지정이 필요합니다. Inferring Multiplexers RTL 설계에 case 문으로 설계 하였지만 최적화 과정중에 mux가 아닌 combination 회로로 대체 될

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합성준비 - design data 관리

systematic organizational 하게 design 을 관리 해야 합니다. design data를 컨트롤 하고 조직화 하는 것이 그 방법입니다. 파일 타입에 따른 확장자 Design data type 확장자 설명 Design source code .v verilog .vhdl VHDL 합성 스크립트 .con constraint 제약조건 .scr 스크립 리포트랑 로그 .rpt 리포트 report .log 로그 log database .ddc Synopsys internal database format 탑다운 방식 한번에 합성을 돌려서 하나의 결과를 얻는 방식. 바텀업 방식 아래에서 부터 합성하고 그 결과들을 위로 올려서 다시 합성하는 방식 #designcompiler #design #compiler #합성 #synthesis #library #라이브러리 #설계 #최적화 #optimize #setup #hold #violation #optimization #clk #cloc

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