Design rule constraints 은 설계가 의도한 대로 작동하기 위해 충족해야 하는 function별 restrictions 사항을 반영합니다. Design rules은 디자인의 네트를 제한하지만 logic library의 셀의 핀과 연결됩니다.
대부분 logic libraries 는 default design rules을 지정합니다. 일반적인 design rule은 transition times, fanout loads, capacitance을 제한합니다.
추가 design rule 지정할 수도 있습니다. optimization constraints (delay, power, and area goals)을 위반하더라도 design rule constraints는 위반 할 수 없습니다. 설정할 수 있는 design rule은 아래와 같습니다. • Maximum Transition Time • Maximum Fanout • Maximum Capacitance • Minimu...
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Capacitance
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Time
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set_max_transition
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remove_attribute
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Minimum
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Maximum
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Fanout
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DRC
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design
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Degradation
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Connection
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compiler
#
Class
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Cell
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Transition
