Name of Inputs File format Given by Netlist .v (Verilog) synthesis team Synopsys Design Constraints (SDC) .sdc(written in TCL) synthesis team Timing library/logical library .lib(liberty file) vendors Physical library .lef(layout exchange format) vendors Technology file .techlef/.tf foundry TLU+(Table Look Up) .tlup foundry Description of all inputs Netlist : 넷리스트는 게이트 모음이며, 게이트 회로 구성 요소에는 논리 게이트, 조합 회로, 순차 회로 등이 있습니다 example of netlist: module and_gate(y,a,b); input a,b; output y; AND2 U1(.Y(y),...
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원문 링크 : inputs for physical design
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