formal의 rtl to rtl 간단한 script

formality 를 체크하기 위해 synopsys 의 formal 툴을 사용합니다. 공유해 드리는 script는 RTL to RTL 비교로 간단한 script 를 공유해 드립니다.

RTL과 RTL을 왜 비교하지 ? 이런 질문을 할 수 있을텐데 저의 설계에서는 run time을 줄이고자, 또는 특정 cell을 RTL 내부에 사용하였을 때(clock latch, buffer, inv 등) RTL 내부의 ifdef 명령어로 cell을 쓴 부분과 verilog 연산자로 구분해 놓은 것들이 있기 때문입니다.

좋지 않은 설계라고 알고 있지만, 일단 저는 아래과 같이 설계 하는 경우가 종종 있기 때문에 RTL to RTL의 formal을 비교 합니다. `ifdef SYNTHESIS buf2(a,b) `else assign b = a; `endif RTL to netlist 도 공유해 드릴테니 기다리세요~ run file과 tcl 파일로 script 파일로 구성을 하였으며 run 파일의 내용은 ...

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