design compiler의 간단한 script를 공유해 드리겠습니다. 설계한 design이 합성(synthesis)를 확인하기 좋도록, 빨리 돌아가는 script 입니다.
합성 후 내 설계에 대한 lint 결과를 빨리 보며, 설계를 수정하고 size 및 timing 경향성만 체크하는데 사용하세요. 이 script를 보고, 각종 option을 추가해 가는 방식으로 공부 하시는 것도 좋을 것 같습니다.
폴더 구조는 위와 같이 설정 하였습니다. 폴더 상단에서 run을 칠 수 있도록 하였고, 합성에 필요한 script를 위한 폴더 합성 결과를 알려주는 report와 netlist 결과물 폴더 이렇게 나누었습니다.
본인의 취향대로 꾸미시면 됩니다. run 파일의 내용 dc_shell -f script/setup.tcl dc_shell 이라는 design compiler 툴의 명령어와 script를 물리수 있도록 -f 옵션과 함께 script의 tcl 파일을 선언해 주었습니다. setup....
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check_design
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write
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synthesis
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script
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report
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read_file
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link
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elaborate
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design
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dc_shell
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create_clock
#
compile
#
compielr
#
합성
원문 링크 : design compiler의 간단한 script
