Timing은 디지털 설계의 품질을 결정짓는 가장 핵심적인 요소 중 하나이며, Timing Path Optimization은 FPGA 및 ASIC 구현에서 테이프아웃 성공 여부를 좌우하는 절대적 기준이다. Timing 병목을 해결하지 못하면 아무리 기능적으로 완벽한 설계라도 실제 실리콘에서 제대로 동작할 수 없다.
따라서 Setup/hold violation, clock skew, routing delay, logic depth, placement 문제 등을 통합적으로 다루는 Timing Optimization 전략에 대한 이해는 필수적이다. Timing Path 최적화, 어떻게하고 왜 하는건지 알아봅니다.
Timing Path는 크게 Launch 플롭 → Combinational Logic → Capture 플롭으로 구성되며, 이 경로의 전파 지연을 줄여 Setup/hold 요구 조건을 충족시키는 것이 핵심 과제다. 본 글에서는 실제 산업 환경에서 사용되는 Timing Optimi...
