반도체 패키징에서 Wafer Back Grinding 공정

고집적 반도체 패키징 기술이 발전함에 따라, 칩 두께를 수십 마이크론(μm) 단위까지 얇게 만드는 Wafer Back Grinding(웨이퍼 백 그라인딩) 공정의 중요성이 크게 높아졌다. 이 공정은 전기적 성능을 개선하거나 기계적 적층 구조를 가능하게 하기 위해 웨이퍼 뒷면을 연마하여 목표 두께까지 thinning 하는 과정이다.

HBM(High Bandwidth Memory), 2.5D 패키지, Fan-Out 패키지, 3D TSV 패키징과 같이 적층(stack) 구조가 핵심 경쟁력이 되는 시대에서, 웨이퍼 두께 제어는 패키지 신뢰성과 직결되는 핵심 공정으로 자리잡고 있다. 웨이퍼 백 그라인딩 공정의 필요성 웨이퍼는 전공정(FEOL/BEOL)을 통해 완성된 후, 일반적으로 ~700~800 μm 수준의 두께를 갖는다.

그러나 패키징과 적층을 위해서는 아래 이유로 웨이퍼를 얇게 만들어야 한다. 칩 적층 및 TSV 공정 대응 3D 패키징에서 TSV(Through-Silicon Via)는 ...