DRAM(Dynamic Random Access Memory)은 저장용 Capacitor와 Access를 위한 Transistor(1T-1C 구조) 로 이루어진 셀 어레이이며, 저장된 전하량으로 ‘0/1’을 읽는 구조를 가진다. DRAM의 가장 핵심적 기술 과제는 극미한 전하(Q)를 빠르고 정확하게 감지(Sensing)하는 것이며, 이를 위해 Read 시 Bit Line(BL) 과 Sense Amplifier(S/A) 가 동작한다.
이때 감도, 노이즈, 면적, 비트선 길이, 공정 스케일링 전략에 따라 DRAM 셀 어레이는 Open Bit Line(OBL) 구조와 Folded Bit Line(FBL) 구조 두 가지로 나뉘어 발전해왔다. 왜 이러한 두 방식이 존재하며 각각의 장단점과 선택 이유는 무엇일까?
아래에서는 DRAM Sensing 구조의 배경 → OBL/FBL의 기술적 차이 → Scaling에 따른 선택 전략 을 중심으로 살펴본다. DRAM은 OBL FBL 구조로 나뉘어서 발전...
