이 게시글은 HDLBits 문제 풀이 인증 글입니다. 현재 등수: 1617위 어제 등수와의 비교: 1649위 → 1617위 현재 푼 문제 수: 161/182 문제 아래는 입력 r[3:1]과 출력 g[3:1]을 가지는 FSM(Finite state machine)입니다.
이 FSM을 설계하는 것이 이 문제에서 요구하는 것입니다. 베릴로그 코드 코드는 아래와 같이 짤 수 있습니다. module top_module ( input clk, input resetn, // active-low synchronous reset // 0일 때 reset이 되는 동기형 리셋 input [3:1] r, // request. output output [3:1] g // grant. input ); reg [1:0] c_state, n_state; parameter A = 2'b00; // state를 나타내는 parameter 설정 parameter B = 2'b01; parameter C = 2'b10...
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원문 링크 : FSM의 설계(Exams/2013 q2afsm)
