Latch-up에 대하여

Latch-Up 현상은 CMOS 회로 설계에서 나타나는 대표적인 문제로, 회로의 안정성과 신뢰성에 큰 영향을 미칩니다. 의도치 않은 전류 경로가 형성되며 회로가 제어 불가능한 상태로 빠지고, 과도한 전류로 손상이나 시스템 동작 불능이 발생할 수 있습니다. CMOS 구조에서 기생 소자 활성화로 인해 발생하는 현상으로, nMOS와 pMOS가 가까이 배치될 때 트랜지스터 간 피드백 루프가 형성되면서 지속적 과전류 상태로 진입합니다. 기생 소자는 pNP 트랜지스터와 NPN 트랜지스터를 각각 p형 기판과 n형 웰 위에 형성하고, 이 두 소자가 상호 작용하며 Latch-Up을 유발합니다.

Latch-Up은 CMOS 기술의 구조적 한계에서 비롯됩니다. nMOS와 pMOS가 각각 기판과 웰 위에 배치되면서 자연스럽게 형성되는 기생 소자들이 존재하고, 전원 전압의 급격한 변화나 외부 간섭, 정전기 방전(E SD), 기판 전위의 불안정성 등 특정 조건에서 활성화 가능성이 높아집니다. 이는 설계의 잘못이라기보다 CMOS 구조의 필연적 결과물이며, 이를 제어하기 위한 다양한 설계 기술이 발전해 왔습니다.

현상은 회로의 성능 저하와 손상으로 이어지며, 과도 전류로 인해 정상 동작이 방해되고 전력 소모가 증가합니다. 또한 트랜지스터와 주변 소자의 손상 가능성이 커져 시스템의 신뢰성이 저하되고, 작은 Latch-Up도 치명적 문제가 될 수 있습니다. 따라서 초기 설계 단계에서 Latch-Up를 예측하고 대응하는 방안이 필요합니다.

방지 설계 기술로는 가드 링 설계가 대표적입니다. 가드 링을 트랜지스터 주변에 배치해 기생 소자 간의 전류 경로를 차단합니다. 웰 접지 설계로 n형 웰과 p형 기판의 접지 안정성을 높여 전위 차이를 최소화하고, 기생 소자 활성화를 억제합니다. 저전압 설계로 동작 전압을 낮추어 활성화 조건을 제거하고, ESD 보호 회로를 추가해 외부 정전기로 인한 과도 신호를 차단합니다. 또한 물리적 디바이스 간격을 충분히 확보해 기생 소자의 간섭을 줄이는 방법이 포함됩니다.