미세공정에서 Net delay가 Cell delay보다 비중이 큰 이유?

VLSI design에서 interconnect parasitic 효과는 회로 성능을 좌우하는 핵심 요소입니다. 특히 sub-7nm technology node에서 이는 더욱 중요해지고 있습니다.

Device scaling이 transistor 성능을 지속적으로 개선하고 있지만, interconnect 관련 문제들이 시스템 성능 최적화의 주요 병목 현상으로 대두되고 있습니다. Cell delay 비중은 계속 줄어드는 반면에, Net delay 비중은 계속 늘고 있습니다.

Integrated Circuit Conception: A Wire Optimization Technic Reducing Interconnection Delay in Advanced Technology Nodes by Mohammed Darmi 1,Lekbir Cherif 1,Jalal Benallal 1,*,Rachid Elgouri 2 andNabil Hmina 1 그리고 Metal routing이라는게 하나로만...