Timing Constraints timing analysis를 수행하기 전에, 디자인에 대해서 timing constraints 를 지정 해야 합니다. timing constraint 는 timing assertion이라고도 하며, 신호가 입력에 도달하거나 출력에서 유효할 수 있는 허용 시간 범위를 제한합니다. Input Delays input에서 constraint 을 검사하기 위해서 툴은 입력신호의 도착 시간에 대한 정보가 필요합니다.
입력 포트로 연결되는 외부 경로의 타이밍을 지정하려면 set_input_delay 명령을 사용하면 됩니다. 클록 에지에서 지정된 입력 포트에 신호가 도착할 때까지의 최소 및 최대 지연 시간을 지정합니다 port에 set_drive 와 set_driving_cell 명령을 사용하면, port가 cell delay를 갖는데, 이는 external driving-cell delay의 load-dependent value 입니다. input delay ...
