오늘은 베릴로그의 데이터형 중 하나인 net형 데이터와, 베릴로그에서 가장 기본적인 문법 중 하나라고 할 수 있는 연속 할당문(assign문)에 대해 다루어 보겠습니다. net형 데이터 베릴로그는 디지털회로의 구조와 동작을 기술하는 언어입니다. 당연히 논리 게이트, 플립플롭 등의 회로 소자뿐만 아니라, 그들 사이를 연결하는 선(wire) 역시 표현할 수 있습니다. net형 데이터는 선(wire)을 표현하는 데이터형입니다. net형 데이터는 선(wire)을 표현하기에, "wire" 키워드로 선언합니다.
예시는 아래와 같습니다. wire X; // 회로에서 net X를 정의한다. wire Y, Z, W; // 회로에서 net Y, Z, W를 정의하는 문장입니다. 이렇게 여러 개를 한 줄에 선언하는 것도 가능합니다. net형 벡터 net형 벡터란, 선언하고자 하는 net형 데이터가 여러 비트폭을 가진다는 것을 의미합니다.
예를 들어 5-input AND gate는 입력선의 비트 폭이 5입...
#
assign
#
net
#
wire
#
베릴로그
#
연속할당
#
comparator
#
Verilog
#
비교기
#
비메모리반도체
원문 링크 : 6. net형 데이터와 연속 할당문(assign문)
![[빠르게 복습] LFSR(Linear Feedback shift register)](https://mblogthumb-phinf.pstatic.net/MjAyMjA5MTdfMjQ5/MDAxNjYzMzkxNDU3NDAx.Tk4-waExYL7kqVuuR5A7AaOpJjDJexaRt_cXnS2yKe8g.AOkpmjjgAhcCBXL1pCuk-8c2LB1PjSo-NA7O-QEZ8AYg.PNG.soi897/image.png?type=w2)
