들어가며 오늘을 마지막으로 베릴로그 연산자 시리즈를 마치겠습니다. 다음 시간에는 module의 선언법, input/output port에 대해 다루어 보겠습니다.
베릴로그의 연산자는 다음의 10가지로 나눌 수 있습니다. 굵은 글씨로 표시한 것이 오늘 다루어 볼 연산자입니다.
산술 연산자 논리 연산자 축소 연산자 관계 연산자 등가 연산자 비트 연산자 시프트 연산자 결합 연산자 반복 연산자 삼항 연산자 시프트 연산자 시프트 연산자는 피연산자의 전체 비트 값을 좌측(left shift) 또는 우측으로(right shift) 주어진 횟수만큼 이동시키는 연산자입니다. 종류는 아래의 4가지가 있습니다.
연산자 모양 연산 연산자 이름 a << b 피연산자 a의 전체 비트 값을 좌측으로 b만큼 이동시킨다. 논리적 좌측 시프트 연산자 a >> b 피연산자 a의 전체 비트 값을 우측으로 b만큼 이동시킨다.
논리적 우측 시프트 연산자 a <<< b 피연산자 a의 전체 비트 값을 좌측으로 b만큼 이동시킨...
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Verilog
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결합연산자
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반복연산자
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베릴로그
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삼항연산자
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시프트연산자
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연산자
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연산자우선순위
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조건연산자
원문 링크 : 4. 베릴로그의 연산자 (3)
![[빠르게 복습 & Verilog code] JK 플립플롭(JK Flip Flop)](https://mblogthumb-phinf.pstatic.net/MjAyMjA5MjNfMjIg/MDAxNjYzOTM3MzcyMzcy.FZBo7VBGiJ-GPUY_1-pJ70tZ_JhV3i76mCPq6hR6HIEg.A3Q3hc3Qz8tynMmWxwYJuhCWZl_DzAUqrCk6ACqyXWEg.PNG.soi897/image.png?type=w2)
