FSM의 설계(Exams/m2014 q6b)

이 게시글은 HDLBits 문제 풀이 인증 글입니다. 현재 등수: 1649위 현재 푼 문제 수: 160/182 문제 아래는 입력 w와 출력 z를 가지는 FSM(Finite State Machine)입니다.

자료 출처: HDLBits 이 상태 머신의 현재 상태(y[3:1])가 입력으로 들어올 때, 다음 상태의 일부분(Y2)을 출력하는 Verilog 코드를 짜는 것이 이 문제가 요구하는 것입니다. ※ '다음 상태의 일부분'을 좀 더 자세하게 설명드리면, 현재 상태가 3비트짜리 vector이므로 다음 상태 역시 3비트짜리 vector일 것입니다. 현재 상태를 나타내는 vector의 인덱싱이 y[3:1]이므로, Y2라는 것은 다음 상태의 두 번째 비트를 출력하라는 말이 되겠죠.

베릴로그 코드 코드는 아래와 같이 짤 수 있습니다. module top_module ( input [3:1] y, input w, output Y2); reg [2:0] n_state; // 다음 state를 나타내...

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