테스트벤치(testbench)란? 테스트벤치란 자신이 짠 Verilog 코드의 동작을 검증하는 Simulation을 위해 필요한 파일을 말합니다.
내가 작성한 코드가 의도하는 대로 동작하는지 보는 과정이죠. 즉 필수적이라고 할 수 있는 과정입니다.
이 글을 작성하는 이유 여러분은 원하는 기능을 하는 디지털회로를 설계하기 위해 많은 블로그, 카페를 참고하실 겁니다. 하지만 많은 게시물들이 그냥 Verilog code만 딱 올려 놓는 경우가 되게 많아요.
원래 테스트벤치 코드까지 제공하는 것이 더 좋을 텐데 말이죠.. 그래서 저는 여러분들에게 테스트벤치 코드를 짜는 기본적인 방법을 알려 드림으로써, 여러분이 어떤 Verilog code를 보더라도 테스트벤치를 스스로 작성하실 수 있게 도와 드리려고 합니다.
방법 요약 `timescale 1ns/ 1ps 문장을 통해 delay 간격을 1ns로, precision을 1ps로 설정해 준다. module name과 함께 module을 선언한다....
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원문 링크 : 베릴로그 테스트벤치(testbench) 작성법
