Resistance Extraction: 왜 미세공정으로 가는데, Interconnect delay는 여전히 클까?

반도체의 지속적인 미세공정 스케일링은 트랜지스터 밀도를 향상시키지만, interconnect parasitic을 불균형적으로 증폭시켜 interconnect effect, 특히 resistance가 설계 흐름 전반에 걸쳐 훨씬 더 일찍, 그리고 더 엄격하게 고려되어야 하는 "shift-left" 접근 방식을 필요로 합니다. 미세공정으로 전환은 소자 중심(device-centric) 설계 패러다임에서 interconnect 중심(interconnect-centric) 설계 패러다임.

Routing과 Wire delay 계산의 중요도가 높아졌음을 의미합니다. Wire delay를 계산할 때 Resistance (저항) 값은 필수적입니다.

그런데 Wire delay 외에도 많은 물리적 영향들 때문에, 이 값을 정확하게 모델링하는 것이 매우 중요합니다. VLSI에서 "Interconnect integrity"의 개념 Interconnect integrity는 signal integrity와...