회로 설계, 특히 현대의 복잡한 시스템 온 칩(SoC) 디자인은 상상 이상의 규모로 커지고 있습니다. 예전에는 하나의 Verilog 넷리스트에 전체 디자인을 담아 EDA 툴로 처리하는 것이 가능했지만, 이제는 그렇게 하면 여러 가지 문제가 발생합니다.
거대해진 디자인, 새로운 도전 과제 디자인 규모의 폭발적인 증가는 EDA 툴에 엄청난 부담을 줍니다. 단일 넷리스트로 모든 것을 처리하려고 하면 다음과 같은 문제에 부딪히게 되죠.
EDA 툴의 처리 능력 한계: 수억, 수십억 개의 게이트를 포함하는 디자인을 하나의 단위로 분석하고 최적화하는 것은 툴의 메모리 및 CPU 자원을 한계까지 밀어붙여요. Tool의 스펙적인 한계에 도달할 수도 있고, 사용자 컴퓨터 메모리의 한계에 도달 할 수도 있습니다.
비현실적인 런타임: 모든 것을 한 번에 처리하려면 타이밍 분석, 배치 및 배선(Place & Route) 같은 작업에 며칠, 심지어 몇 주까지 걸릴 수 있습니다. 이는 개발 일정에 치명적인 영...
