Design Compiler는 Synopsys회사의 tool 이며 설계자들이 만든 verilog 파일의 function 들을 optimize 하여 smallest하고 fastest 한 logic으로 바꾸는 기능을 합니다. RTL로 서술된 것을 실제 사용하는 combination 회로 또는 sequential 회로 등으로 바꾸는 것을 synthesis 즉 합성 이라고 말합니다. flat 하거나 hierachy 한 설계 모두 합성을 할수 있으며 combination 회로 또는 sequential 회로들을 speed, area, power 에 대해 최적화 기능을 제공하는 tool 입니다 design compiler 가 제공하는 기능 1.
Early RTL exploration, which leads to a better starting point for RTL synthesis RTL을 보고, 어디에서 부터 합성을 해야 좋은지 찾는다. 2. Minimized power consumptio...
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clk
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최적화
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설계
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라이브러리
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violation
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synthesis
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skew
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setup
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optimize
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optimization
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library
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hold
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designcompiler
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design
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compiler
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clock
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합성
원문 링크 : Design compiler 란 무슨 tool 일까요
