많이 쓰는데 헷갈리는 용어 확인하고 갑시다~ Syntehsis 합성! • Synthesis is the process that generates a gate-level netlist for an IC design that has been defined with a hardware description language (HDL).
합성은 HDL(하드웨어 설명 언어)로 정의된것들 verilog, System Verilog, VHDL 을 gate level로 바꿔서 netlist로 바꾸는 것 입니다. gate란 and/or gate, flip flop, latch, mux 등을 말합니다. 즉 여러분의 RTL 코드가 nd/or gate, flip flop, latch, mux 의 조합으로 변경 되는것 입니다 .
Synthesis includes reading the HDL source code and optimizing the design created from that descriptio...
원문 링크 : Design compiler의 용어 정리
