design compiler setting up and saving design(1)

constraint 종료 *timing constraint -clock -input delay -ouput delay *area constraint -max area *environmental attribute -operating condition -input transition -set driving cell -output load two mode for interconnect RCs(net delay) 1. wlm mode (wire load model) 공정사에서 fan out 정보를 기반으로 통계적인 RC 값을 테이블 형태로 제공 DC 단계에서는 .lib와 .db 에 있는 WLM 사용 통계 값을 적용하고, 모두 동일한 RC 값을 부여 ICC 단계에서는 tluplus 사용 net길이가 다르고 실제적인 RC 값이 구해짐 2. topographical mode floorplan 정보를 가지고 합성 단계에 이용 spg(synopsys physical guire) feature 사용 ...