clock의 종류가 많더라도 동기화 clock의 그림 원천 source는 똑같고 거기에서 분주한것 내 design에 관련된 CLK이 아니면 Virtual clock과 같다 source가 같다면 시작의 rising 시점이 같다 가장 안좋은 시점을 골라서 timing을 계산 해준다 외부 CLK을 받도록 설계 한다면, 아무도 안산다 이유는 OSC가 비싸다 제품이 100원 단위로 가격 싸움을 하는데 가격 경쟁력이 떨어진다. IO cell의 가용 주파수가 200Mhz이다. (28ns 기준) OSC가 1000원 짜리도 많고 비싼건 만원 짜리도 넘어간다 그래서 내부에 PLL을 두고 증폭해서 사용한다. dft등을 위한 외부 test clk을 쓴다 clk을 절반 만드는 법 create_generated_clock divided_by_2 로 절반 클락 만들기 source 를 선언해줘야 한다.
RTL 상에서 내가 만들기 때문에 verilog에 naming을 잘해서 하는게 좋다. 이분주 한 clock을 ...
