Design compiler가 다 된 후 formality를해야 한다. Formality tcl 내용 formality 에 합성 경로를 알려 줘야 한다. which dc_shell 환경 변수를 선언 하는 거라고 함 formality를 하기 위해 위 두개는 필요하다 실행 명령어 formality formality GUI 합성 전 후를 비교 한다.
입력 패턴을 생성해서 집어 넣고, 출력 결과가 동일한지 비교 하는 Tool 0번 guidance 를 눌러 보면 svf 파일을 찾는다 합성 폴더에 있는 svf 파일을 찾아 넣어 주면된다 합성할때 선언 안해도 default.svf 은 꼭 나온다. svf 파일 넣었을 때 잘 된다. 잘 되면 녹색 브이가 생긴다. 1. reference는 합성 중 2. implementation은 합성 후 reference로 source가 verilog, system verilog, VHDL 일수 있다 컨트롤 버튼으로 여러개 선택 해서 open을 눌러준다.
또는 Ct...
원문 링크 : Formality 실습
