Design complier의 사용법과 학생들이 사용할 때 발생 할 수 있는 문제에 관련된 원인을 파악하고 해결하는 방법

20 나노 합성 부터는 합성 마진 80% 가져길 권장한다 pad에 cap load를 주는것 cap과 저항을 따져서 delay를 더 주는 것 margin을 더 주는것 setup과 hold에 대해 따로 줄수도 같이 줄 수도 있다 안봐도 되는 timing 선언 clock 이 관련 없는 것들은 async 선언 해줘야 timing 안본다. set_multicycle_path를 선언 안하면 1 cycle로 본다 multicycle은 optimization 관점 에서 1 cycle안에 처리 안되어도 되면, cell을 줄여서 timing을 close 하여 최적화 할 수 있다. multicycle은 처리 한 후 꼭 simulation 해서 확인 해야 한다. post simulation 확인 generate clock 할때 mother clock을 잘 알아야 함 tt : typical 0.9v 25c 10% 느린 ss wc : 0.81v 125c wcl : 0.81v m40c 10% 빠른 ff ml ...