NAND FLASH 셀 구조와 기본원리, Cell Array 아키텍쳐

낸드 플래시는 비휘발성 반도체 메모리로, 전원이 꺼져도 데이터가 유지되며 현재 스마트폰, SSD, USB 등 거의 모든 디지털 저장장치의 핵심 부품으로 작용한다. HDD에 비해 반도체 기반 저장장치는 속도, 내구성, 전력 소비 측면에서 우수하지만 비용이 단점으로 남아 있다. 이러한 상황에서 Charge Trap Layer 와 3D 구조의 낸드로 발전이 이루어지며 수십 년간 공격적인 스케일링이 진행되어 왔다.

낸드 플래시의 셀 구조는 기존 모스펫에 Floating Gate가 추가된 형태로, 현재는 nitride 계열의 Charge Trap Layer가 채택된다. 이로 인해 기존의 게이트를 컨트롤 게이트(CG), 추가된 게이트를 플로팅 게이트(FG)로 구분하고 회로상으로는 캐패시턴스가 하나 더 추가된 구조로 보인다. 컨트롤 게이트에 전압을 인가하면 Coupling Ratio에 따라 FG에 전압이 전달되고, 플로팅 게이트에 전자가 FN 터널링에 의해 들어가거나 나오면서 베이스 전압이 달라진다.

이 방식으로 플로팅 게이트에 저장된 전하량에 따라 낸드 플래시 셀의 임계전압(Vth)이 변하고, 같은 Vth를 가진 셀들 간의 비교를 통해 특정 게이트 바이어스에서 인식되는 데이터 상태가 달라지므로 데이터를 구분한다. NMOS 기준으로 전하가 저장될수록(프로그램 동작) Vth가 증가하고, 전하가 빠질수록(에Erase) Vth가 감소한다. 플래시 메모리 구조는 각 셀이 병렬로 연결되는 NOR 구조와 달리, 셀들이 직렬로 연결된 NAND 구조를 따른다.

아울러 NAND 셀 어레이의 표준 구조에서는 블록(Block)이 Erase 동작의 단위가 되며, 같은 Word Line 내의 단위를 페이지(Page)로 정의하고 이는 프로그램의 단위가 된다. 낸드 메모리의 프로그램과 에레이 동작은 다음 글에 이어진다고 소개되며, 현재의 구조적 이해와 동작 원리에 대한 개요가 제공된다.