들어가며 안녕하세요. 베릴로그응애입니다.
오랜만에 베릴로그 기초 문법 시리즈가 돌아왔습니다! 이번 게시물은 특히나 작성 난이도가 높은 편이어서, 쓰는 데 좀 오래 걸렸던 것 같습니다.
그래도 여러분의 댓글/공감을 원동력으로 삼아 게시물을 완성했습니다! generate for문 generate for문은 동일한 코드를 반복적으로 생성(generate)해야 할 때 사용하는 유용한 문법입니다. generate for문을 설명하기 위해 필요한 개념인 '계층적 이름'에 대해 먼저 다루고, 이어서 generate for문을 다루어 보겠습니다.
계층적 이름 베릴로그의 모든 신호, 변수, 인스턴스(상위 모듈에 instantiate된 하위 모듈)들은 서로 겹치지 않는 이름을 가져야 합니다(그래야 서로 다른 신호, 변수, 인스턴스들을 구별할 수 있으니까요). 신호, 변수, 인스턴스에 겹치지 않는 이름을 부여하기 위한, '계층적 이름'이라는 개념이 있습니다.
아래에 있는 다이어그램은 제가 설계한 8비트...
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for문
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비메모리반도체
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비교기
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베릴로그generate
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베릴로그
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반복문
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디지털회로
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디지털논리회로
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계층적이름
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VerilogHDL
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Verilog
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generate
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전감산기
원문 링크 : 16. 베릴로그_계층적 이름과 generate for문
